第2章PLD硬件特性与编程技术40611168

EDA技术与VHDL第2章PLD硬件特性与编程技术KX康芯科技2.1PLD概述图2-1基本PLD器件的原理结构图输入缓冲电路与阵列或阵列输出缓冲电路输入输出……2.1.1PLD的发展历程熔丝编程的PROM和PLA器件AMD公司推出PAL器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC20世纪70年代20世纪70年代末20世纪80年代初20世纪80年代中期20世纪80年代末进入20世纪90年代后2.1PLD概述2.1.2PLD的分类可编程逻辑器件（PLD）简单PLD复杂PLDPROMPALPLAGALCPLDFPGA图2-2按集成度(PLD)分类2.1PLD概述2.1.2PLD的分类1．熔丝(Fuse)型器件。2．反熔丝(Anti-fuse)型器件。3．EPROM型。称为紫外线擦除电可编程逻辑器件。4．EEPROM型。5．SRAM型。6．Flash型。2.1PLD概述从编程工艺上划分:2.2低密度PLD可编程原理2.2.1电路符号表示图2-3常用逻辑门符号与现有国标符号的对照2.2.1电路符号表示图2-4PLD的互补缓冲器图2-5PLD的互补输入图2-6PLD中与阵列表示图2-7PLD中或阵列的表示图2-8阵列线连接表示2.2.2PROM图2-9PROM基本结构地址译码器存储单元阵列………0A1A1nA0W1W1pW0F1F1mFnp22.2低密度PLD可编程原理2.2.2PROM与阵列（不可编程）或阵列（可编程）………0A1A1nA0W1W1pW0F1F1mFnp2图2-10PROM的逻辑阵列结构2.2低密度PLD可编程原理2.2.2PROM图2-11PROM表达的PLD阵列图与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F1010AACAAS2.2低密度PLD可编程原理2.2.2PROM图2-12用PROM完成半加器逻辑阵列01110100AAFAAAAF与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F2.2低密度PLD可编程原理2.2.3PLA图2-13PLA逻辑阵列示意图与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F2.2低密度PLD可编程原理2.2.3PLA图2-14PLA与PROM的比较0A1A1F0F2A2F0A1A1F0F2A2F2.2低密度PLD可编程原理2.2.4PAL图2-15PAL结构图2-16PAL的常用表示0A1A1F0F0A1A1F0F2.2低密度PLD可编程原理PAL采用双极型熔丝工艺，工作速度较高。（一）PAL的基本结构PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际设计情况大致估计确定。PAL器件的型号很多，它的典型输出结构通常有四种，其余的结构是在这四种结构基础上变形而来。PAL的结构是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数提供了较高级的性能，为PLD进一步的发展奠定了基础。PAL的基本结构1.专用输出基本门阵列结构四个乘积项通过或非门低电平输出。如输出采用或门，为高电平有效PAL器件。若采用互补输出的或门，为互补输出器件。输入信号四个乘积项II一个输入2.可编程I/O输出结构两个输入，一个来自外部I，另一来自反馈I/O。当最上面的乘积项为高电平时，三态门开通，I/O可作为输出或反馈；乘积项为低电平时，三态门关断，作为输入。8个乘积项3.寄存器型输出结构：也称作时序结构，如下图所示。8个乘积项或门输出通过D触发器，在CP的上升沿时到达输出。触发器的Q端通过三态缓冲器送到输出引脚。触发器的反相端反馈回与阵列，作为输入参与更复杂的时序逻辑运算。CP和使能是PAL的公共端4.带异或门的寄存器型输出结构增加了一个异或门把乘积项分割成两个和项。两个和项异或之后，在时钟上升沿到来时存入触发器内。有些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。（二）PAL16L8的使用应用PAL16L8设计组合逻辑电路，主要步骤是将输出和激励写成最简与或表达式，然后确定PAL16L8的引脚和编程。目前能够支持PAL的编程软件已相当成熟，芯片应用也很普及，但是由于其集成密度不高、编程不够灵活，且只能一次编程，很难胜任功能较复杂的电路与系统。二、通用阵列逻辑GAL器件采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特性。与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（OutputLogicMacroCell）。GAL和PAL在结构上的区别见下图：PAL结构GAL结构适当地为OLMC进行编程，GAL就可以在功能上代替前面讨论过的PAL各种类型及其派生类型。（一）GAL器件结构和特点GAL器件型号定义和PAL一样根据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型。1.GAL16V8的基本结构8个输入缓冲器8个反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OLMC2.GAL输出逻辑宏单元OLMC(OutputMacroCell)的组成输出逻辑宏单元OLMC由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图：组合输出时序输出3.输出逻辑宏单元OLMC组态输出逻辑宏单元由对AC1(n)和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。(1)专用输入组态：I/O可以作为输入端，提供给相邻的逻辑宏单元。本级输入信号却来自另一相邻宏单元。此时AC1(n)＝1，AC0＝0，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止。01(2)专用输出组态：本单元的反馈信号和相邻单元的信号都被阻断。异或门的输出不经过D触发器，直接由处于使能状态的三态门输出。通过编程，使第一条乘积项经过乘积项数据选择器作为或门的输入。AC1(n)＝0，AC0＝0，四路反馈数据选择器FMUX输出接在低电平。（3）寄存器组态：当AC1(n)＝0，AC0＝1时，如下图所示。或门的输入有8个乘积项。此时OMUX选中触发器的同相输出Q端作为输出信号。反馈输入信号来自D触发器的反相端。OE、CLK作为输出缓冲器的使能信号和时钟，为公共端。4.GAL是继PAL之后具有较高性能的PLD，和PAL相比，具有以下特点：(1)有较高的通用性和灵活性：它的每个逻辑宏单元可以根据需要任意组态，既可实现组合电路，又可实现时序电路。(2)100％可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，当编程或逻辑设计有错时，可以擦除重新编程、反复修改，直到得到正确的结果，因而每个芯片可100％编程。(3)100%可测试：GAL的宏单元接成时序状态，可以通过测试软件对它们的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果100％可测。(4)高性能的E2COMS工艺：GAL具有高速度、低功耗的特点，并且编程数据可保存20年以上。正是由于这些良好的特性，使GAL器件成为数字系统设计的初期理想器件。GAL器件仍然存在着以下问题：时钟必须共用；或的乘积项最多只有8个；GAL器件规模小，达不到单片内集成一个数字系统的要求；尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。GAL的不足2.3CPLD的结构与可编程原理图2-18MAX7000系列的单个宏单元结构在系统编程芯片EPM7128S是Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一，下图是PLCC封装84端子的引脚图。它有4个直接输入（INPUT）TMS、TDI、TDO和TCK是在系统编程引脚。64个I/O引脚一、在系统编程芯片EPM7128S的基本结构图2-19MAX7128S的结构1．逻辑阵列块(LAB)2.3CPLD的结构与可编程原理2．宏单元全局时钟信号全局时钟信号由高电平有效的时钟信号使能用乘积项实现一个阵列时钟2.3CPLD的结构与可编程原理逻辑阵列MAX7000系列中的宏单元乘积项选择矩阵可编程寄存器3．扩展乘积项局部连线共享扩展项提供的“与非”乘积项宏单元的乘积项逻辑宏单元的乘积项逻辑图2-20共享扩展乘积项结构2.3CPLD的结构与可编程原理3．扩展乘积项图2-22并联扩展项馈送方式共享扩展项并联扩展项4．可编程连线阵列(PIA)图2-22PIA信号布线到LAB的方式2.3CPLD的结构与可编程原理5．I/O控制块图2-23EPM7128S器件的I/O控制块2.4.1查找表逻辑结构图2-24FPGA查找表单元查找表LUT输入1输入2输入3输入4输出2.4FPGA的结构与工作原理•一个N输入查找表(LUT，LookUpTable)可以实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。•输入多于N个的函数、方程必须分开用几个查找表（LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模块0000010100000101输入A输入B输入C输入D查找表输出16x1RAM查找表原理多路选择器实际逻辑电路LUT的实现方式a,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010....0...011111111112.4.2Cyclone系列器件的结构与原理图2-26CycloneLE结构图2.4.2Cyclone系列器件的结构与原理图2-27CycloneLE普通模式data1addnsubdata2data34-inputLUT4-inputLUTcindata4RegRegsloadsclearaloadclockenaaclr行、列直连线布线LUT链寄存器链行、列直连线布线行、列直连线布线寄存器链输入同步装载清零逻辑寄存器两个2输入LUT(进位)寄存器控制信号寄存器链输入Data1Data2Data3行、列和直连线布线局部布线两个2输入LUT(和)寄存器链输出addnsub进位输出逻辑进位输入逻辑LAB进位输入进位输入0进位输入1进位输出1进位输出02.4.2Cyclone系列器件的结构与原理图2-28CycloneLE动态算术模式2.4.2Cyclone系列器件的结构与原理LE1LE2LE3LE4LE5LE6LE7LE8LE10LE9LE1LE2LE3LE4LE5LE6LE7LE8LE10LE94444444444控制信号局部互连LAB输入信号LUT链和寄存器链LE反馈信号连线图2-29CycloneLAB结构2.4.2Cyclone系列器件的结构与原理图2-30LAB阵列2.4.2Cyclone系列器件的结构与原理图2-31LAB控制信号生成的逻辑图CLR2CLR1ASYNCLOAD/LABPRESYNCLOADCLK1CLKENA1LAB行Clock至每个寄存器/6CLK2CLKENA2SYNCCLRADDNSUB局部互连局部互连局部互连局部互连局部互连局部互连2.4.2Cyclone系列器件的结构与原理图2-32快速进位选择链Le1Le2Le3Le4和1和2和3和4A1B1A2B2A3B3A4B4LE4LE2Le3LE101LE3LE5和5A5B5LE6LE7LE801LE9LE10和6和7和8和9和10LAB进位输出A6B6A7B7A8B8A9B9A10B10Le1Le2Le3Le4A1B1A2B2A3B3A4B4LE4LE2Le3LE101LAB进位输入LE3LE5A5B5LE6LE7LE801LE9LE10A6B6A7B7A8B8A9B9A10B10A+B+1ABA+B+0LAB进位输入10进位输入0进