第3章FPGACPLD结构与应用

EDA技术实用教程第3章FPGA/CPLD结构与应用信息工程系3.1概述基本门组合电路时序电路输入缓冲电路与阵列或阵列输出缓冲电路输入输出……图3-1基本PLD器件的原理结构图信息工程系3.1概述3.1.1可编程逻辑器件的发展历程PROM(ProgrammableReadOnlyMemory)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLDCPLDFPGA信息工程系3.1概述3.1.2可编程逻辑器件的分类可编程逻辑器件（PLD）简单PLD复杂PLDPROMPALPLAGALCPLDFPGA图3-2PLD按集成度分类信息工程系3.2简单可编程逻辑器件原理3.2.1电路符号表示图3-3常用逻辑门符号与现有国标符号的对照信息工程系3.2简单可编程逻辑器件原理3.2.1电路符号表示图3-4PLD的互补缓冲器图3-5PLD的互补输入图3-6PLD中与阵列表示信息工程系3.2简单可编程逻辑器件原理3.2.1电路符号表示图3-7PLD中或阵列的表示图3-8阵列线连接表示信息工程系3.2简单可编程逻辑器件原理3.2.2PROM图3-9PROM基本结构地址译码器存储单元阵列………0A1A1nA0W1W1pW0F1F1mFnp20111201110110...AAAWAAAWAAAWnnnn信息工程系3.2简单可编程逻辑器件原理3.2.2PROM图3-10PROM的逻辑阵列结构与阵列（不可编程）或阵列（可编程）………0A1A1nA0W1W1pW0F1F1mFnp2信息工程系3.2简单可编程逻辑器件原理3.2.2PROM图3-11PROM表达的PLD阵列图与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F信息工程系3.2简单可编程逻辑器件原理3.2.2PROM图3-12用PROM完成半加器逻辑阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F信息工程系3.2简单可编程逻辑器件原理3.2.3PLA图3-13PLA逻辑阵列示意图与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F信息工程系3.2简单可编程逻辑器件原理3.2.3PLA图3-14PLA与PROM的比较0A1A1F0F2A2F0A1A1F0F2A2F信息工程系3.2简单可编程逻辑器件原理3.2.4PAL图3-16PAL的常用表示0A1A1F0F0A1A1F0F图3-15PAL结构信息工程系图3-17一种PAL16V8的部分结构图11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I207815034781211151619202324272831信息工程系207190347812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE图3-15PAL结构3.2.5GAL信息工程系3.2简单可编程逻辑器件原理3.2.5GAL图3-15PAL结构信息工程系3.2简单可编程逻辑器件原理3.2.5GAL图3-20寄存器模式组合双向输出结构信息工程系3.2简单可编程逻辑器件原理3.2.5GAL图3-21组合输出双向结构信息工程系3.2简单可编程逻辑器件原理3.2.5GAL图3-22复合型组合输出结构信息工程系3.2简单可编程逻辑器件原理3.2.5GAL图3-23反馈输入结构信息工程系3.2简单可编程逻辑器件原理3.2.5GAL图3-24输出反馈结构信息工程系3.2简单可编程逻辑器件原理3.2.5GAL图3-25简单模式输出结构信息工程系3.3CPLD的结构与工作原理图3-25简单模式输出结构信息工程系3.3CPLD的结构与工作原理图3-27MAX7128S的结构1．逻辑阵列块(LAB)信息工程系3.3CPLD的结构与工作原理2．宏单元MAX7000系列中的宏单元逻辑阵列乘积项选择矩阵可编程寄存器三种时钟输入模式全局时钟信号全局时钟信号由高电平有效的时钟信号使能用乘积项实现一个阵列时钟信息工程系3.3CPLD的结构与工作原理图3-28共享扩展乘积项结构3．扩展乘积项局部连线共享扩展项提供的“与非”乘积项宏单元的乘积项逻辑宏单元的乘积项逻辑信息工程系3.3CPLD的结构与工作原理3．扩展乘积项图3-29并联扩展项馈送方式信息工程系3.3CPLD的结构与工作原理4．可编程连线阵列(PIA)图3-30PIA信号布线到LAB的方式信息工程系3.3CPLD的结构与工作原理5．I/O控制块图3-31EPM7128S器件的I/O控制块信息工程系3.4FPGA的结构与工作原理3.4.1查找表逻辑结构图3-32FPGA查找表单元查找表LUT输入1输入2输入3输入4输出000001010000010116×1RAM输入A输入B输入C输入D查找表输出多路选择器图3-33FPGA查找表单元内部结构信息工程系3.4.2Cyclone/CycloneII系列器件的结构与原理图3-34CycloneLE结构图信息工程系3.4FPGA的结构与工作原理3.4.2Cyclone/CycloneII系列器件的结构与原理data1addnsubdata2data34-inputLUT4-inputLUTcindata4RegRegsloadsclearaloadclockenaaclr行、列直连线布线LUT链寄存器链行、列直连线布线行、列直连线布线寄存器链输入图3-35CycloneLE普通模式信息工程系3.4.2Cyclone/CycloneII系列器件的结构与原理图3-36CycloneLE动态算术模式同步装载清零逻辑寄存器两个2输入LUT(进位)寄存器控制信号寄存器链输入Data1Data2Data3行、列和直连线布线局部布线两个2输入LUT(和)寄存器链输出addnsub进位输出逻辑进位输入逻辑LAB进位输入进位输入0进位输入1进位输出1进位输出0信息工程系3.4.2Cyclone/CycloneII系列器件的结构与原理图3-37CycloneLAB结构LE1LE2LE3LE4LE5LE6LE7LE8LE10LE9LE1LE2LE3LE4LE5LE6LE7LE8LE10LE94444444444控制信号局部互连LAB输入信号LUT链和寄存器链LE反馈信号连线信息工程系3.4.2Cyclone/CycloneII系列器件的结构与原理图3-38LAB阵列信息工程系3.4.2Cyclone/CycloneII系列器件的结构与原理图3-39LAB控制信号生成CLR2CLR1ASYNCLOAD/LABPRESYNCLOADCLK1CLKENA1LAB行Clock至每个寄存器/6CLK2CLKENA2SYNCCLRADDNSUB局部互连局部互连局部互连局部互连局部互连局部互连信息工程系3.4.2Cyclone/CycloneII系列器件的结构与原理图2-40快速进位选择链Le1Le2Le3Le4和1和2和3和4A1B1A2B2A3B3A4B4LE4LE2Le3LE101LE3LE5和5A5B5LE6LE7LE801LE9LE10和6和7和8和9和10LAB进位输出A6B6A7B7A8B8A9B9A10B10Le1Le2Le3Le4A1B1A2B2A3B3A4B4LE4LE2Le3LE101LAB进位输入LE3LE5A5B5LE6LE7LE801LE9LE10A6B6A7B7A8B8A9B9A10B10A+B+1ABA+B+0LAB进位输入10进位输入0进位输出0A+B+1A+B+0进位输出1和100101进位输入12输入LUT信息工程系3.4FPGA的结构与工作原理3.4.2Cyclone/CycloneII系列器件的结构与原理图3-41LUT链和寄存器链的使用LE1LutDQDQLE2DQDQLEs3-10LUT链寄存器链Lut信息工程系3.4FPGA的结构与工作原理3.4.2Cyclone/CycloneII系列器件的结构与原理图3-42LVDS连接Cyclone器件接收器件外接电阻网路外接终端电阻信息工程系3.5硬件测试技术3.5.1内部逻辑测试图3-43边界扫描电路结构3.5.2JTAG边界扫描测试信息工程系3.5硬件测试技术表3-1边界扫描IO引脚功能3.5.2JTAG边界扫描测试引脚描述功能TDI测试数据输入(TestDataInput)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(TestDataOutput)测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择(TestModeSelect)控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。TCK测试时钟输入(TestClockInput)时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(TestResetInput)低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。信息工程系3.5硬件测试技术图3-44边界扫描数据移位方式3.5.2JTAG边界扫描测试信息工程系3.5.2JTAG边界扫描测试图3-45JTAGBST系统内部结构信息工程系3.5.2JTAG边界扫描测试图3-46JTAGBST系统与与FPGA器件关联结构图信息工程系3.5硬件测试技术图3-47JTAGBST选择命令模式时序3.5.2JTAG边界扫描测试3.5.3嵌入式逻辑分析仪信息工程系3.6FPGA/CPLD产品概述3.6.1Lattice公司CPLD器件系列1.ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI8000/8000V系列ispLSI5000V系列2.ispMACH4000系列3.LatticeEC&ECP系列IspMACH4000Z、ispMACH4000V、ispMACH4000Z信息工程系3.6FPGA/CPLD产品概述3.6.2Xilinx公司的FPGA和CPLD器件系列2.SpartanⅡ&Spartan-3&Spartan3E器件系列5.Xilinx的IP核1.Virtex-4系列FPGAVirtex-4LXVirtex-4SXVirtex-4FX3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM信息工程系3.6FPGA/CPLD产品概述3.6.3Altera公司FPGA和CPLD器件系列1.StratixII系列FPGA5.MAX系列CPLD3.ACEX系列FPGA4.FLEX系列FPGA2.Stratix系列FPGA6.Cyclone系列FPGA低成本FPGA7.CycloneII系列FPGA8.MAXII系列器件9.Altera宏功能块及IP核信息工程系3.6FPGA/CPLD产品概述3.6.4Actel公司的FPGA器件3.6.5Altera公司的FPGA配置方式与配置器件器件功能描述封装形式EPC21695680×1位，3.3/5V供电20脚PLCC、32脚TQFPEPC11046496×1位，3.3/5V供电8脚PDIP、20脚PLCCEPC1441440800×1位，3.3/5V供电8脚PDIP、20脚PLCC表3-2AlteraFPGA常用配置器件信息工程系3.7编程与配置表3-3图3-48接口