53数字专用集成电路设计7

数字专用集成电路设计7CMOS电路设计及优化时钟方案选择CMOS电路设计•静态互补CMOS电路的缺点–输入电容大——〉速度较慢–占用芯片面积大•其他CMOS逻辑电路结构–出发点–代价：增加设计复杂度，降低电路稳定性CMOS电路设计•CMOS逻辑结构–全互补静态CMOS逻辑–伪nMOS逻辑–动态CMOS逻辑–时钟CMOS逻辑–多米诺CMOS逻辑–CMOS逻辑结构比较CMOS逻辑结构•全互补静态CMOS逻辑CMOS逻辑结构•例子CMOS逻辑结构•伪nMOS逻辑伪nMOS逻辑•电路特性与nMOS电路基本相同•N管和p管尺寸有比值要求，是有比电路•在级联电路中，为了使反相器的输出信号电平不衰败，以保证后级电路正常工作，应满足如下条件：Vout=Vin=VinV。由此可得•优点只是提供了一种可以生产仿nMOS电路的CMOS工艺，电路规模小。3=ppnnLWLWCMOS逻辑结构•动态CMOS逻辑动态CMOS逻辑•特点：电路输出的上升时间因预冲电而加快，但下降时间却因增加一个“接地开关”而延长。•存在电荷再分配问题，将会破坏输出点的点平。•单相时钟的动态CMOS门不能级联。动态CMOS逻辑CMOS逻辑结构•时钟CMOS逻辑时钟CMOS逻辑•上升和下降时间都增加了•降低功耗•构成锁存器或是与其他形式的动态结构相连接的接口电路。CMOS逻辑结构•多米诺CMOS逻辑多米诺CMOS逻辑多米诺CMOS逻辑多米诺CMOS逻辑•只能构成完成“与”、“或”操作的非反相的组合逻辑，输出结果不能反相。•每级门必须有输出反相器。•存在电荷再分配问题。多米诺CMOS逻辑•改进多米诺CMOS逻辑动态CMOS逻辑电路特点•比全互补静态型的面积要小•寄生电容较小，速度较高•设计复杂，应保证在电路的所有动态条件下都能正常工作。CMOS逻辑结构比较m+2已预充电2(m+1)τmCg改进多米诺CMOS逻辑m+4(m+1)τ已预充电mCg多米诺CMOS逻辑2m+2(m+1)τ4τ2mCg时钟CMOS逻辑m+2(m+1)τ已预充电mCg动态CMOS逻辑m+1mτ6mτmCg伪nMOS逻辑2mmτ2τ2mCg全互补静态CMOS逻辑管子数下降时间上升时间输入电容逻辑（与非门）时钟方案选择•双相时钟–φ1·φ2=0时钟方案选择•产生不交叠时钟的方法ff1f2时钟方案选择•产生不交叠时钟的方法ff1f2Q2Q1D触发器D触发器设计优化•电路及版图设计回顾设计优化设计优化设计优化•晶体管尺寸的大小–一级中有多个晶体管串联时，门延时大RW/L输出漏区电容4解决:根据串联电路中晶体管所处的位置不同而采用不同的管子尺寸–多级驱动:晶体管尺寸的比值逐级增加设计优化设计优化•晶体管串并联影响–相同尺寸的多个管子串联或并联,当工作线性区时,与单个晶体管比,对上升和下降时间的影响为:n型管:m个管子串联:下降时间m个管子并联:下降时间p型管:m个管子串联:上升时间m个管子并联:上升时间ffmττ=′mffττ=′′rrKττ=′krrττ=′′设计优化–如门电路的输入信号有m个,可证明:当m为2~5时,门电路的延时将最小.–举例8输入与非门设计优化设计优化•体效应–指源级与衬底之间底电压不为零时,对管子的阈值电压的影响,存在于串联电路中–体效应将降低管子的开关速度–例子–设计时应设法减少电路内部节点电容–策略•最迟到达的输入信号加在串联电路中最靠近输出的位置上•缩小电路内部节点面积设计优化设计优化设计优化•源-漏电容–存在于并联电路中,影响电路的开关速度–例子–解决:尽量设法将大多数的电容节点靠近电源和地线.设计优化设计优化•电荷再分配–动态电路中,输入数据的变化有可能会造成门电路的输出错误–例子–解决:谨慎安排逻辑电路结构,控制电容电荷再分配参考文献•谢永瑞.VLSI概论.清华大学出版社.2002.•CMOSVLSI设计原理和系统展望/(美)韦斯特(Weste,N.)等著.北京-高等教育出版社1989.思考题•举例说明静态全互补CMOS电路、伪nMOS电路、动态CMOS电路、多米诺CMOS电路特点及设计时须注意的事项。•产生两相不交叠时钟的方法及原理。•用多米诺门来实现逻辑表达式：F=A(B+C+D+E)，并考虑这个门有无电荷分配效应，若有，给出减轻电荷分配问题的措施。