VGA彩条信号课程设计

VGA彩条信号发生器第1页共14页1.绪论本设计采用EDA技术，通过CPLD芯片实现了实现VGA彩条信号的显示的设计，本文采用Verilog硬件描述语言描述VGA彩条信号的显示电路，完成对电路的功能仿真。通过按键来实现横彩条、竖彩条、棋盘式方格图案的选择，并能进一步设计出文字、图像的显示。与传统的设计方式相比，本设计由于采用了CPLD芯片来实现，它将大量的电路功能集成到一个芯片中，并且可以由用户自行设计逻辑功能，提高了系统的集成度和可靠性。1.1课程设计要求通过两周的时间，小组成员进行学习和讨论，来设计一个VHDL/Verilog程序来实现以下功能：1.利用FPGA实现VGA彩条信号发生器.2.可以产生彩色横条,彩色竖条信号,彩色棋盘格信号.3.由一个按键按照顺序选择不同模式的信号输出.4.选用GW48-PK2系统,编写程序在FPGA上实现并加以验证.1.2课程设计目的1、熟悉VGA显示器的实现原理2、加深对VHDL语言的设计编程和设计语言规则的应用3、熟悉集成电路设计的流程，学习使用EDA集成电路设计软件QuartusII进行模拟综合，然后在FPGA上实现。1.3实验环境开发过程中采用集成工具QuartuaII实现设计，选用GW48-PK2实验箱，以及一个显示器。2．总体方案设计2.1系统的工作原理和组成框图CPLD是整个系统的核心，通过对其编程可输出RGB三基色信号和HS、VS行场扫描同步信号。当CPLD接受单片机输出的控制信号后，内部的数据选择器模块根据控制信号选通相应的图像生成模块，输出图像信号，与行场扫描时序信VGA彩条信号发生器第2页共14页号一起通过15针D型接口电路送入VGA显示器，在VGA显示器上便可以看到对应的彩色图像。CPLD所需的工作时钟由外部高精度有源晶振提供，系统原理框图如图1。图2.1系统原理框图2.2VGA视频显示原理工业标准的VGA显示模式为：640×468×16色×60Hz。常见的彩色显示器，一般由CRT(阴极射线管)构成，彩色是由R、G、B（红、绿、蓝）三基色组成，CRT用逐行扫描或隔行扫描的方式实现图像显示，由VGA控制模块产生的水平同步信号和垂直同步信号控制阴极射线枪产生的电子束，打在涂有荧光粉的荧光屏上，产生R、G、B三基色，合成一个彩色像素。扫描从屏幕的左上方开始，由左至右，由上到下，逐行进行扫描，每扫完一行，电子束回到屏幕下一行的起始位置，在回扫期间，CRT对电子束进行消隐，每行结束是用行同步信号HS进行行同步；扫描完所有行，再由场同步信号VS进行场同步，并使扫描回到屏幕的左上方，同时进行场消隐，预备下一场的扫描。行同步信号HS和场同步信号VS是两个重要的信号。显示过程中，HS和VS的极性可正可负，显示器内可自动转换为正极性逻辑。VGA行同步信号HS和场同步信号VS的时序图如图2所示，T1为行同步消隐（约为6μs）；T2为行显示时间（约为26μs）；T3为场同步消隐（两个行周期）；T4为场显示时间（480个行周期）。显示器每扫描完一行，再扫描一下行时会花一定时间来准备，因此要满足时序要求，见图2。控制按键电源CPLD接口电路VGA显示器时钟电路VGA彩条信号发生器第3页共14页图2.2VGA行扫描时序图同样每扫描完一帧，再扫描下一帧行时也会花一定时间来准备，因此也要满足其时序要求，见图3。图2.3VGA场扫描时序图对于VGA显示器的上述五个信号的时序驱动要严格遵循“VGA工业标准”，即640×480×60HZ模式，否则无法显示正确地图象。VGA工业标准要求的频率：时钟频率：25.175MHz(像素输出的频率)行频：31469Hz场频：59.94Hz（每秒图像刷新频率）图象信号显示的颜色种类与表示R、G、B三基色的二进制数位数有关，表1列出了8种颜色的编码方式。表13．单元模块设计3.1图像信号产生模块的设计产生图像信号的核心器件采用Altera公司的MAXⅡCPLD芯片EPM240T100C5。它具有240个逻辑单元。典型等价宏单元192个。最大用户I/O从0计数到639VGA彩条信号发生器第4页共14页数80个。器件中用户闪存比特数8192，能够被配置来支持多种操作模式，包括RAM、ROM、FIFO及单口和双口模式。MAXⅡ器件具有高级外部存储器接口，允许设计者将外部单数据率（SDR）SDRAM，双数据率（DDR）、SDRAM和DDRFCRAM器件集成到复杂系统设计中，而不会降低数据访问的性能。并且还具有两个可编程锁相环（PLL）和八个全局时钟线，能提供时钟管理和频率合成，实现最大的系统功能。根据VGA显示原理，图象信号产生器的主要功能是：产生时序驱动信号HS、VS及VGA彩色图象编码信号，同时在正确的时序控制下，输出ROM中的象素数据至显示器的VGA接口，进行图象显示。FPGA内部电路原理结构如图4。本文利用Altera公司QuartusⅡ9.0开发平台，遵循自顶向下的设计方法，针对各功能模块，采用VHDL语言对FPGA器件编程，产生HS和VS扫描时序信号及各种图象信号。图3.1CPLD内部结构原理框图3.2VGA接口设计VGA显示器与FPGA间通过VGA接口连接。VGA接口是一种D型接口，上面共有15针空，分成三排，每排五个。其中，除了2跟NC（NotConnect)信号、3根显示数据总线和5个GND信号，比较重要的是3根RGB彩色分量信号和2根扫描同步信号HSYNC和VSYNC针。VGA接口中彩色分量采用RS343电平标准。RS343电平标准的峰峰值电压为1V。VGA接口是显卡上应用最为广泛的接口类型，多数的显卡都带有此种接口。有些不带VGA接口而带有DVI(DigitalVisualInterface数字视频接口）接口的显卡，也可以通过一个简单的转接头将DVI接口转成VGA接口，通常没有VGA接口的显卡会附赠这样的转接头。目前大多数计算机与外部显示设备之间都是通过模拟VGA接口VGA彩条信号发生器第5页共14页连接，计算机内部以数字方式生成的显示图像信息，被显卡中的数字/模拟转换器转变为R、G、Ｂ三原色信号和行、场同步信号，信号通过电缆传输到显示设备中。对于模拟显示设备，模拟CRT显示器，信号被直接送到相应的处理电路，驱动控制显像管生成图像。而对于LCD、DLP等数字显示设备，显示设备中需配置相应的Ａ/Ｄ（模拟/数字）转换器，将模拟信号转变为数字信号。在经过Ｄ/Ａ和Ａ/Ｄ2次转换后，不可避免地造成了一些图像细节的损失。从图VGA接口信号定义可以看到，普通VGA主要包含5个信号，分别是三基色信号（R、G、B）、行同步信号（HS）、场同步信号（VS）。在用FPGA控制VGA显示时，可采用简易连接方法，将VGA接口的6、7、8、9、10脚接在一起作为地1、2、3引脚分别接红、绿蓝信号，13脚接同步，14脚接场同步信号。4．特殊器件的介绍4.1电源电路Altera公司的MAXⅡCPLD芯片EPM240T100C5的工作电压为3.3V，而通用电源为5V我们需要将5V转为3.3V。采用线性电源模块（LDO）优点是电路简单，但是散热是问题，适合的芯片为LM1117-3.3，保证最大输出电流大于2A即可。VGA彩条信号发生器第6页共14页图4.15V变3.3V电路4.2时钟源采用有源晶振作为时钟信号源，它是一个完整的振荡器，其内部除了石英晶体外还有阻容软件和晶体管，有源晶振信号质量好，比较稳定，而且连接方式比较简单。主要是作为电源滤波，通常使用的为一个电容和电感组成的PI型滤波网络，输出端使用一个小阻值电阻过滤信号。串电阻可减小反射波，避免反射波叠加引起过冲，减少谐波以及阻抗匹配，减小回波干扰及导致的信号过冲。电路图如下图6所示：图4.2时钟脉冲发生器CPLD内部有PLL，可以把50MHz的时钟产生各种所需要频率。如果需要特殊频率无法通过50MHz来合成，可以利用板上的用户可选时钟源作为输入（焊接上所需要的晶振即可）。此外，另外一个PLL对于的时钟管脚接到了扩展用户IO连接器上，允许扩展板的时钟作为输入。VGA彩条信号发生器第7页共14页4.3视频输出接口电路部分设计图4.3接口电路VGA接口采用非对称分布的15pin连接方式，其工作原理是将显存内以数字格式存储的图像(帧)信号在RAMDAC里经过模拟调制成模拟高频信号，然后进行输出显示，这样VGA信号就不必像其它视频信号那样还要经过矩阵解码电路的换算。从视频成像原理可知VGA的视频传输过程是最短的，所以VGA接口拥有许多的优点，如无串扰、无电路合成分离损耗等。视频输出与VGA接口如图所示。4.4CPLD器件介绍CPLD是ComplexProgrammableLogicDevice的缩写，它是有最早的PLD器件发展形成的高密度可编程逻辑器件，它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点。CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品。如Altera公司的MAXII器件，就是其极具代表性的一类CPLD器件，是有史以来功耗最低、成本最低的CPLD。MAXIICPLD基于突破性的体系结构，在所有CPLD系列中，其单位I/O引脚的功耗和成本都是最低的。Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX结构，采用CMOSEPROM工艺制造的。该系列的器件具有一定得典型性，其他结构都与此结构非常的类似。它包括逻辑阵列块、宏单元、扩展乘积项、可VGA彩条信号发生器第8页共14页编程连线阵列和IO控制部分。由于大多数CPLD是基于乘积项的“与或”结构，故适合设计组合逻辑电路。图4.4本次采用的CPLD芯片顶层图4.4系统原理图图4.5系统原理图VGA彩条信号发生器第9页共14页5．最小系统原理5.1时序信号产生模块VGA时序信号产生模块包括行点数计数器h_cnt、场行数计数器v_cnt、行同步产生状态机h_state和场同步产生状态机v_state等。其中，行点数计数器是800进制计数器，场行数计数器是525进制计数器。行同步状态机h_state有h_video，h_front，h_sync，h_back四种状态，它根据行点数计数器的计数值来进行状态转换；场同步状态机v_state有v_video，v_Front，v_sync，v_Back四种状态，它根据场行数计数器的计数值来进行状态翻转。当行状态机h_state复位时，即进入h_video状态，它对应每行的有效显示区域。行计数器h_cnt对25MHz的点时钟进行计数，当行计数器h_cnt的计数值到达639时，行同步状态机即进入行消隐前肩h_front状态；当h_cnt的计数值为663时，行同步状态机进入行同步状态h_sync，此时，行同步信号Hs输出低电平。当h_cnt的计数值为759时，状态机即进入行消隐后肩h_back状态；当行状态机为h_front，h_sync，h_back状态时，行消隐信号输出低电平。当h_cnt的计数值为799时，行同步状态机进人h_video状态，同时，行计数器的同步复位信号为高电平，使行计数器复位。场状态机v_state开始时进入v_video状态，对应每场的有效显示行，场计数器v_cnt的计数值每行加1。当场计数器的计数值到达479时，场状态机翻转，进入场消隐前肩v_ront状态；当v_cnt的值为497时，状态机v_state进入场同步状态v_sync，场同步信号Vs此时输出低电平；当v_cnt的值为499时，状态机v_state进入场消隐后肩v_back状态；当v_cnt的值为524时，状态机v_sta