半导体集成电路的可靠性设计

半导体集成电路的可靠性设计军用半导体集成电路的可靠性设计是在产品研制的全过程中，以预防为主、加强系统管理的思想为指导，从线路设计、版图设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等方面，采取各种有效措施，力争消除或控制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式，从而在性能、费用、时间（研制、生产周期）因素综合平衡的基础上，实现半导体集成电路产品规定的可靠性指标。根据内建可靠性的指导思想，为保证产品的可靠性，应以预防为主，针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理，采取有效措施加以消除控制。因此，半导体集成电路的可靠性设计必须把要控制的失效模式转化成明确的、定量化的指标。在综合平衡可靠性、性能、费用和时间等因素的基础上，通过采取相应有效的可靠性设计技术使产品在全寿命周期内达到规定的可靠性要求。概述1.可靠性设计应遵循的基本原则（1）必须将产品的可靠性要求转化成明确的、定量化的可靠性指标。（2）必须将可靠性设计贯穿于产品设计的各个方面和全过程。（3）从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺。（4）设计所选用的线路、版图、封装结构，应在满足预定可靠性指标的情况下尽量简化，避免复杂结构带来的可靠性问题。（5）可靠性设计实施过程必须与可靠性管理紧密结合。2.可靠性设计的基本依据（1）合同书、研制任务书或技术协议书。（2）产品考核所遵从的技术标准。（3）产品在全寿命周期内将遇到的应力条件（环境应力和工作应力）。（4）产品的失效模式分布，其中主要的和关键的失效模式及其机理分析。（5）定量化的可靠性设计指标。（6）生产（研制）线的生产条件、工艺能力、质量保证能力。3.设计前的准备工作（1）将用户对产品的可靠性要求，在综合平衡可靠性、性能、费用和研制（生产）周期等因素的基础上，转化为明确的、定量化的可靠性设计指标。（2）对国内外相似的产品进行调研，了解其生产研制水平、可靠性水平（包括产品的主要失效模式、失效机理、已采取的技术措施、已达到的质量等级和失效率等）以及该产品的技术发展方向。(3)对现有生产（研制）线的生产水平、工艺能力、质量保证能力进行调研，可通过通用和特定的评价电路，所遵从的认证标准或统计工艺控制（SPC）技术，获得在线的定量化数据。4.可靠性设计程序（1）分析、确定可靠性设计指标，并对该指标的必要性和科学性等进行论证。（2）制定可靠性设计方案。设计方案应包括对国内外同类产品（相似产品）的可靠性分析、可靠性目标与要求、基础材料选择、关键部件与关键技术分析、应控制的主要失效模式以及应采取的可靠性设计措施、可靠性设计结果的预计和可靠性评价试验设计等。（3）可靠性设计方案论证（可与产品总体方案论证同时进行）。（4）设计方案的实施与评估，主要包括线路、版图、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估。（5）样品试制及可靠性评价试验。（6）样品制造阶段的可靠性设计评审。（7）通过试验与失效分析来改进设计，并进行“设计－试验－分析－改进”循环，实现产品的可靠性增长，直到达到预期的可靠性指标。（8）最终可靠性设计评审。（9）设计定型。设计定型时，不仅产品性能应满足合同要求，可靠性指标是否满足合同要求也应作为设计定型的必要条件。集成电路的可靠性设计指标1.稳定性设计指标半导体集成电路经过贮存、使用一段时间后，在各种环境因素和工作应力的作用下，某些电性能参数将逐渐发生变化。如果这些参数值经过一定的时间超过了所规定的极限值即判为失效，这类失效通常称为参数漂移失效，如温漂、时漂等。因此，在确定稳定性设计指标时，必须明确规定半导体集成电路在规定的条件下和规定的时间内，其参数的漂移变化率应不超过其规定值。如某CMOS集成电路的两项主要性能参数功耗电流IOD和输出电流IOL、IOH变化量规定值为：在125℃环境下工作24小时，I△OD小于500mA；在125℃环境下工作24小时，IOL、IOH变化范围为±20％。2.极限性设计指标半导体集成电路承受各种工作应力、环境应力的极限能力是保证半导体集成电路可靠性的主要条件。半导体集成电路的电性能参数和热性能参数都有极限值的要求，如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等。极限性设计指标的确定应根据用户提出的工作环境要求。除了遵循标准中必须考核的项目之外，对影响产品可靠性性能的关键极限参量也应制定出明确的量值，以便在设计中采取措施加以保证。3.可靠性定量指标表征产品的可靠性有产品寿命、失效率或质量等级。若半导体集成电路产品的失效规律符合指数分布时，寿命与失效率互为倒数关系。通常半导体集成电路的可靠性指标也可根据所遵循技术标准的质量等级分为S级、B级、B1级。4.应控制的主要失效模式半导体集成电路新品的研制应根据电路的具体要求和相似产品的生产、使用数据，通过可靠性水平分析，找到可能出现的主要失效模式，在可靠性设计中有针对性地采取相应的纠正措施，以达到控制或消除这些失效模式的目的。一般半导体集成电路产品应控制的主要失效模式有短路、开路、参数漂移、漏气等，其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、α辐射软误差效应、管壳及引出端锈蚀等。6.2.3集成电路可靠性设计的基本内容1.线路可靠性设计线路可靠性设计是在完成功能设计的同时，着重考虑所设计的集成电路对环境的适应性和功能的稳定性。半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式，尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善，以提高其可靠性。如半导体芯片本身对温度有一定的敏感性，而晶体管在线路达到不同位置所受的应力也各不相同，对应力的敏感程度也有所不同。因此，在进行可靠性设计时，必须对线路中的元器件进行应力强度分析和灵敏度分析（一般可通过SPICE和有关模拟软件来完成），有针对性地调整其中心值，并对其性能参数值的容差范围进行优化设计，以保证在规定的工作环境条件下，半导体集成电路整体的输出功能参数稳定在规定的数值范围，处于正常的工作状态。线路可靠性设计的一般原则是：（1）线路设计应在满足性能要求的前提下尽量简化；（2）尽量运用标准元器件，选用元器件的种类尽可能减少，使用的元器件应留有一定的余量，避免满负荷工作；（3）在同样的参数指标下，尽量降低电流密度和功耗，减少电热效应的影响；（4）对于可能出现的瞬态过电应力，应采取必要的保护措施。如在有关端口采用箝位二极管进行瞬态电压保护，采用串联限流电阻限制瞬态脉冲过电流值。2.版图可靠性设计版图可靠性设计是按照设计好的版图结构由平面图转化成全部芯片工艺完成后的三维图像，根据工艺流程按照不同结构的晶体管（双极型或MOS型等）可能出现的主要失效模式来审查版图结构的合理性。如电迁移失效与各部位的电流密度有关，一般规定有极限值，应根据版图考察金属连线的总长度，要经过多少爬坡，预计工艺的误差范围，计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率。此外，根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度，考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性。对于功率集成电路中发热量较大的晶体管和单元，应尽量分散安排，并尽可能远离对温度敏感的电路单元。3.工艺可靠性设计为了使版图能准确无误地转移到半导体芯片上并实现其规定的功能，工艺设计非常关键。一般可通过工艺模拟软件（如SUPREM等）来预测出工艺流程完成后实现功能的情况，在工艺生产过程中的可靠性设计主要应考虑：（1）原工艺设计对工艺误差、工艺控制能力是否给予足够的考虑（裕度设计），有无监测、监控措施（利用PCM测试图形）；（2）各类原材料纯度的保证程度；（3）工艺环境洁净度的保证程度；（4）特定的保证工艺，如钝化工艺、钝化层的保证，从材料、工艺到介质层质量（结构致密度、表面介面性质、与衬底的介面应力等）的保证。4.封装结构可靠性设计封装质量直接影响到半导体集成电路的可靠性。封装结构可靠性设计应着重考虑：（1）键合的可靠性，包括键合连接线、键合焊点的牢固程度，特别是经过高温老化后性能变脆对键合拉力的影响；（2）芯片在管壳底座上的粘合强度，特别是工作温度升高后，对芯片的剪切力有无影响。此外，还应注意粘合剂的润湿性，以控制粘合后的孔隙率；（3）管壳密封后气密性的保证；（4）封装气体质量与管壳内水汽含量，有无有害气体存在腔内；（5）功率半导体集成电路管壳的散热情况；（6）管壳外管脚的锈蚀及易焊性问题。5.可靠性评价电路设计为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺能力有效的工艺参数，必须通过相应的微电子测试结构和测试技术来采集。所以，评价电路的设计也应是半导体集成电路可靠性设计的主要内容。一般有以下三种评价电路：(1)工艺评价用电路设计主要针对工艺过程中误差范围的测定，一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等。(2)可靠性参数提取用评估电路设计针对双极性和CMOS电路的主要失效模式与机理，借助一些单管、电阻、电容，尽可能全面地研究出一些能评价其主要失效机理的评估电路。(3)宏单元评估电路设计针对双极型和CMOS型电路主要失效模式与机理的特点，设计一些能代表复杂电路中基本宏单元和关键单元电路的微电子测试结构，以便通过工艺流程研究其失效的规律性。6.2.4可靠性设计技术可靠性设计技术分类方法很多，这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类，将半导体集成电路可靠性设计技术分为：（1）耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；（2）.耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；（3）稳定性设计技术：包括线路、版图和工艺方面的稳定性设计。在下面几节将对这些技术进行详细阐述。6.2.5耐电应力设计技术半导体集成电路所承受过高电应力的来源是多方面的，有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声，也有来自于自身电场的增强。此外，雷击或人为使用不当（如系统接地不良，在接通、切断电源的瞬间会引起输入端和电源端的电压逆转）也会产生过电应力。过电流应力的冲击会造成半导体集成电路的电迁移失效、CMOS器件的闩锁效应失效、功率集成电路中功率晶体管的二次击穿失效和电热效应失效等；过电压应力则造成绝缘介质击穿和热载流子效应等。1.抗电迁移设计电迁移失效是在一定温度下，当半导体器件的金属互连线上流过足够大的电流密度时，被激发的金属离子受电场的作用形成离子流朝向阴极方向移动，同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流。在良好的导体中，动量交换力比静电力占优势，造成了金属离子向阳极端的净移动，最终在金属膜中留下金属离子的局部堆积（引起短路）和空隙（引起开路）。MOS和双极器件对这一失效模式都很敏感，但由于MOS器件属于高阻抗器件，电流密度不大，相对而言，电迁移失效对MOS器件的影响比双极器件小。在各种电迁移失效模型中引用较多的为下式MTF=AWPLqJ-nexp()kTEa（6.1）式中，MTF是平均失效时间，A、p、q均为常数，W是金属条线宽，L是金属条厚度，J是电流密度，n一般为2，Ea为激活能，k是玻尔兹曼常数，T是金属条的绝对温度。为防止电迁移失效，一般采取以下设计措施：（1）在铝材料中加入少量铜（一般含2～4％重量比），或加入少量硅（含0.3%重量比），或在铝条上覆盖Al-Cu合金。含铜的铝膜电迁移寿命是纯铝膜的40倍，但在高温下铜原子在电场作用下会迁移到PN结附近引起PN结劣化。（2）在铝膜上覆盖完整的钝化膜。（3）降低互连线中的电流密度。对于互连线厚度大于0.8μm、宽度大于6μm的电流密度设计容限一般规定如下：有钝化层的纯铝合金条，电流密度J≤5×105A/cm2；无钝化层的纯铝或铝合金条，J≤2×105A/cm2；金膜，J≤6×105A/cm2；其