基于74LS160的数字电子时钟设计

-1-电子技术综合设计报告题目：数字电子时钟设计院（系）：专业年级（班）：学生：学号：指导教师：完成时间：-2-摘要数字电子时钟，通过设计脉冲电路，产生周期为1s的脉冲信号，将脉冲信号给至电子时钟电路，通过对脉冲个数的计数，完成计时功能并通过数码管显示时间。因脉冲电路受其他因素干扰，脉冲信号周期会产生偏差，需要设计校准功能对电子时钟进行校时。最后，设计整点报时功能对整点时间进行报时。关键词：数字电子时钟；时钟脉冲电路；校准功能；整点报时-3-1设计目的及要求1.1目的通本次课程设计要完成全流程的电子线路设计工作。课程设计分为选题、方案设计、电路设计和仿真、焊接实物等几个环节。（1）通过对数字电子时钟进行建模仿真，一方面掌握电路原理设计方法，加深对相关电路的基本原理的理解，同时训练通过计算机软件（Proteus、Multisim）进行电路辅助设计和仿真的一般方法，熟悉软件的应用；（2）通过实际元器件的选择、电路焊接，掌握硬件电路从图纸到实物的中间过程，增强动手能力、实践能力；（3）通过对数字电子时钟的测试，了解和掌握一般硬件电路的测试流程和基本方法。1.2题目与要求本次课程设计题目的具体要求为：（1）设计时钟脉冲信号产生电路（2）设计电路实现时分秒校准功能（3）设计电路具有整点报时功能2方案设计2.1数字电子时钟的组成框架根据题目要求，本设计将数字电子时钟分为五个组成部分，各部分的组合如图1所示。图1数字电子时钟框图2.2系统工作原理基于555定时器无稳态模式，设计时钟脉冲电路，输出周期为1s、频率为1Hz的脉冲信号。基于74LS160芯片，设计两个六十进制及一个二十四进制的加法计数器，构成分秒时时钟电路。将时钟脉冲电路输出的脉冲信号接入秒时钟电路，当计数至六-4-十，74LS160芯片同步清零并向分时钟电路进位，此时分时钟电路计数加一；当分时钟电路计数至六十，同步清零并向时时钟电路进位，此时时时钟电路计数加一；当时时钟电路计数至二十四，同步清零。因其他不可知因素的干扰，时钟脉冲电路输出的脉冲信号周期会产生偏差，导致时钟时间不准确，所以加入校准电路，通过人为按键给时、分时钟电路一个脉冲，进行时间调整。3电路设计及仿真3.1时钟脉冲信号电路设计555定时器有三种工作状态，单稳态、双稳态和无稳态模式。其中，在无稳态工作模式下555定时器可输出连续的特定频率的方波。本设计拟采用NE555P定时器设计时钟信号电路。NE555P定时器引脚及功能如图2及表1所示。图2NE555P定时器引脚表1NE555P定时器引脚功能引脚名称功能1GND接地，作为低电平2Trigger当此引脚电压降至1/3Vcc时输出高电平3Output输出高电平或低电平4Reset当此引脚接高电平时定时器工作，当此引脚接地时芯片复位，输出低电平5ControlVoltage控制芯片阈值6Threshold当此引脚电压升至2/3Vcc时输出低电平7Discharge内接OC门，用于给电容放电8Vcc提供高电平并给芯片供电将电阻R1接在Vcc（引脚8）与Discharge（引脚7）之间，另一电阻R2接在引脚-5-7与Trigger（引脚2）之间，引脚2与Threshold（引脚6）短接。工作时电容通过R1与R2充电至2/3VCC，然后输出电压翻转，电容通过R2放电至1/3VCC，之后电容重新充电，输出电压再次翻转。设计电路及产生的方波信号如图3及图4所示。无稳态模式下555定时器输出波形的频率由R1、R2与C决定，如公式3-1-1和公式3-1-2所示。𝑇=ln(2)∗(𝑅1+2∗𝑅2)∗𝐶1….………….公式3-1-1𝑓=1/𝑇………….……………..公式3-1-2图3555定时器产生方波信号图4方波信号3.2电子时钟电路设计-6-74LS160具有十六进制加法计数器功能，本设计拟采用SN74LS160N设计电子时钟电路。SN74LS160N引脚及逻辑功能如图5及表2所示。图5SN74LS160N引脚表274LS160逻辑功能（1为高电平0为低电平×为不定↑为上升沿）CLRLOADENTENPCLK工作模式0××××清零10××↑置数1111↑计数110××保持1110×保持从功能表的第一行可知，当CLR=0（输入低电平），则不管其他输入端状态如何，四个数据输出端QA、QB、QC、QD全部消零。由于这一清零操作不需要时钟脉冲CLK配合（即不管CLK是什么状态都行），所以为异步清零端，且低电平有效，也可以说该计数器具有“异步清零”功能。从功能表的第二行可知，当CLR=1且LOAD=0时，时钟脉冲CLK上升沿到达，四个数据输出端QD、QC、QB、QA同时分别接收并行数据输入信号。由于这个置数操作必须有CLK上升沿配合，并与CLK上升沿同步，所以称那么该芯片具有“同步置数”功能。从功能表的第三四行可知，当CLR=LOAD=1时，只要ENT和ENP中有一个为0，则不管CLK状态如何（包括上升沿），计数器所有数据输出都保持原状态不变。从功能表的第五行可知，当LOAD=CLR=1，ENT=ENP=1时，则对计数脉冲CP实-7-现同步十进制加法计数。考虑电子时钟应具备时分秒显示功能，所以需要设计两个六十进制加法计数器以及一个二十四进制加法计数器，并连接数码管完成时分秒显示功能。拟采用两片SN74LS160N芯片接成六十进制加法计数器，左片为十位，右片为个位，如图6所示。将数据输入端空置，数据输出端（QD、QC、QB、QA）顺次连接数码管，右片RCO端连接左片CLK端实现进位，左片QC、QB端连接与非门，与非门输出端连接左片及右片CLR端，ENP、ENT端及LOAD端接高电平，右片CLK端接脉冲时钟信号，就完成六十进制加法计数器的设计。当左片数据输出端依次输出为0110（6）时，完成对左片及右片的清零功能。图6六十进制加法计数器二十四进制加法计数器同样采用两片（个位片及十位片）SN74LS160N芯片，设计电路如图7所示。将右片QC、QA接入与非门得到输出Y1，左片QB接入非门得到输出Y2，将Y1与Y2接入或门，将或门输出接入左片及右片的CLR端，实现当计数器到达二十五时清零的功能，其余连接与六十进制相同。-8-图7二十四进制加法计数器电子时钟电路如图8所示。图8电子时钟电路3.3时分校准功能设计设计手动时分校准功能，就是通过人为触发按键，给CLK端传送一个高电平，使计数器加一并显示。设计‘分’校准功能，需要在Vcc与地之间接入一个按键和一个1K的保护电阻，按键和电阻之间与右片CLK端相连。但因为校准电路与CLK端直接相连会使‘秒’的脉冲进位信号直接接地，影响计数器正常计数，所以需要设计一个逻辑电路，保证‘分’正常的计数功能。设计进位端信号与校准信号间关系的真值表如表3所示。表3进位端信号与校准信号关系真值表进位端信号X校准信号Y输出信号Z000011101111基于真值表，得出关系式𝑋′𝑌+𝑋𝑌′+𝑋𝑌=𝑍，通过公式法化简后得𝑌′𝑋+𝑌=𝑍。-9-基于化简后关系式，设计逻辑电路。将校准信号（𝑌）通过非门，得到𝑌′，再将𝑌′与进位端信号（𝑋）和与门相连得到𝑌′𝑋，将通过与门的信号再与校准信号和或门相连就得到输出信号（𝑍），‘分’校准电路设计如图9所示。图9校准功能因‘时’校准功能与‘分’校准功能相同，故不再赘述。3.4整点报时功能整点报时电路如图10所示。当判断‘分’显示为‘00’时，使电路输出报时信号报时1分钟。图10整点报时电路3.5数字电子时钟总电路图-10-数字电子时钟总电路图如图11所示。图11数字电子时钟总电路图4硬件电路连接与测试4.1电路测试4.1.1脉冲时钟电路脉冲时钟电路板如图12所示。当接入电源后，其输出脉冲如图13所示。图12脉冲时钟电路板-11-图13脉冲信号4.1.2SN74LS160N芯片连接测试当芯片接入脉冲信号，其计数功能如图14所示。图14SN74LS160N计数功能4.1.3时分秒时钟连接测试秒时钟如图15所示。-12-图15秒时钟加入校准电路后时时钟如图16所示。图16时时钟整点报时功能如图17所示。-13-图17整点报时功能4.2元件清单本设计所用元器件如表4所示。表4元器件列表元件数量74LS160N7个7401N7个74LS04D1个74LS32D7个7404N5个7408J4个7432N4个BUZZER2个Led2_Yellow2个74LS283D4个DSWPK_44个74LS86D4个555_VIRTUAL1个1k电阻3个10k电阻1个62k电阻1个10uF电容2个开关3个共阴极数码管7个5v电源1个-14-5总结利用SN74LS160N、NE555P等芯片，完成了数字电子时钟的设计，并对数字电子时钟进行了仿真，焊接硬件电路并进行了测试。测试结果显示准确，设计的电子时钟电路，达到了设计要求。参考文献[1]阎石.数字电子技术基础（第六版）[M].高等教育出版社,2016[2]百度文库.74LS160中文资料[Z].2018[3]百度文库.NE555中文资料详解[Z].2018[4]电子发烧友.555定时器产生方波原理[Z].2018-15-