第9章-LogicLock技术

第9章LogicLock技术　第9章LogicLock技术9.1LogicLock技术简介9.2LogicLock设计应用思考题第9章LogicLock技术　9.1LogicLock技术简介1.提高设计性能。LogicLock允许设计者单独设计、优化和锁定每个模块的性能，即使在大型SOPC设计过程中也能保持各个模块的性能。2.支持团队化设计。LogicLock设计流程第一次在FPGA的设计中引入了高效的基于团队的设计方法。3.继承设计实现结果的性能。设计者还可在其他设计中重用优化好的设计模块，进一步利用资源并缩短设计周期。4.支持增量式编译。允许设计者将未改变的区域反标住到下次编译中，而仅仅对改变了的部分进行新的优化与编译，可以有效地节省编译时间。第9章LogicLock技术　设计系统集成优化验证设计、优化并验证系统集成验证传统设计流程QuartusⅡLogicLock设计流程图9.1QuartusⅡLogicLock设计流程与传统设计流程比较第9章LogicLock技术　支持LogicLock基于模块化的设计流程的FPGA系列：•StratixⅡ、Stratix、StratixGX、MAXⅡ、Cyclone和CycloneⅡ；•APEX和APEXⅡ；•Excalibur；•Mercury(对Mercury器件仅支持锁定和固定区域)。第9章LogicLock技术　9.2LogicLock设计应用9.2.1建立LogicLock区域LogicLock其实是一种布局约束，可以在目标器件上定义任意物理资源的矩形区为LogicLock区域。LogicLock区域可由两个参数定义：大小和状态。可以定义表9.1所列的三种类型的LogicLock区域。第9章LogicLock技术　表9.1LogicLock区域类型LogicLock区域类型描述固定大小，锁定状态该区域定义了明确的高和宽，分配了指定的器件资源位置。锁定状态区域在底层图中以实线边界标识固定大小，浮动状态该区域定义了明确的高和宽，由适配器为区域选择昀合适的位置。浮动状态区域在底层图中以虚线边界标识自动大小，浮动状态适配器为此区域决定昀适宜的大小和位置。自动大小区域在底层图中以点线边界标识第9章LogicLock技术　LogicLock区域可以层级嵌套，可以让一个LogicLock区域作为另一个LogicLock区域的子区域，将子区域放入其父区域内，并指定子区域与父区域的相对位置。当移动父区域时，子区域保持相对于父区域的布局关系。底层图中显示的LogicLock区域如图9.2所示。实线标识的锁定LogicLock区域点线边界显示父区域内部自动大小的子LogicLock区域图9.2底层图中显示的LogicLock区域第9章LogicLock技术　建立LogicLock区域的三种方法。1．在LogicLockRegions窗口中建立LogicLock区域(1)选择Assignments→LogicLockRegionsWindow命令，弹出LogicLockRegions窗口，如图9.3所示。图9.3LogicLockRegions窗口第9章LogicLock技术　(2)在Regionname列中的new单元上双击鼠标左键，在该单元出现可编辑输入的文本框。(3)在文本框中输入要建立的LogicLock区域的名字，输入完成后按回车键确定。大小和状态默认的LogicLock区域出现在LogicLockRegions窗口中，如图9.4所示。本节示例所用的LogicLock区域名为lockmult。图9.4建立一个LogicLock区域第9章LogicLock技术　(4)在LogicLockRegions窗口中，在输入的LogicLock区域名上点击鼠标右键，从弹出的右键菜单中选择Properties命令，自动弹出LogicLockRegionProperties(区域属性)对话框的Contents标签页，如图9.5所示。图9.5LogicLockRegionProperties对话框第9章LogicLock技术　(5)在LogicLock区域属性对话框中选择Size标签页。(6)选择Auto选项，指定LogicLock区域为自动大小，如图9.6所示。(7)在LogicLock区域属性对话框中选择Location标签页。(8)在State栏中选择Floating选项，如图9.6所示。(9)点击确定按钮。指定建立的LogicLock区域为自动大小、浮动状态，并在LogicLockRegions窗口的对应列中给出设置信息。选择Assignments→TimingClosureFloorplan命令，在时序逼近底层图中可以看到定义的LogicLock区域，如图9.7所示。第9章LogicLock技术　Size标签页Location标签页图9.6LogicLock区域属性对话框的Size标签页和Location标签页第9章LogicLock技术　图9.7时序逼近底层图中显示定义的LogicLock区域第9章LogicLock技术　2．在时序逼近底层图(TimingClosureFloorplan)中建立LogicLock区域在时序逼近底层图中的工具条上有建立LogicLock区域的快捷按钮，如图9.8所示，可以直接使用建立新的LogicLock区域(CreateNewLogicLockRegion)按钮在器件底层图中画出LogicLock区域。注意：选择显示用户分配(ShowUserAssignments)或显示适配器布局(ShowFitterPlacements)按钮时，时序逼近底层图编辑器可以显示LogicLock区域。第9章LogicLock技术　建立新的LogicLock区域工程导航窗口在时序逼近底层图中建立的LogicLock区域LogicLockRegions窗口显示用户分配显示适配器布局命名LogicLock区域设置LogicLock区域属性图9.8在时序逼近底层图中建立LogicLock区域第9章LogicLock技术　时序逼近底层图编辑器用不同的颜色区分用户指定分配和适配器布局。当时序逼近底层图工具条上ShowUserAssignments(显示用户分配)按钮打开时，可以看到用户分配的LogicLock区域。当FitterPlacement(适配器布局)按钮打开时，可以看到编译完后的LogicLock区域属性。在底层图编辑器中，用户指定的LogicLock区域以深蓝色LogicLock边框显示，适配器布局区域以品红色边框显示。第9章LogicLock技术　3．在工程导航窗口的Hierarchy标签页中建立LogicLock区域对设计工程进行完全编译或Analysis&Elaboration操作以后，QuartusⅡ软件在工程导航窗口的Hierarchy标签页中显示出设计的编译层次(CompilationHierarchy)结构。点击“＋”符号，完全展开设计层次，在每一层的设计实体上可以方便地通过鼠标右键建立LogicLock区域，如图9.9所示。在设计实体上点击鼠标右键，从右键菜单中选择CreateNewLogicLockRegion命令即可。第9章LogicLock技术　图9.9在Hierarchy窗口中建立LogicLock区域第9章LogicLock技术　9.2.2指定LogicLock区域的逻辑内容定义了一个LogicLock区域以后，还要将结点或设计实体指定到LogicLock区域，让适配器在适配过程中将这些结点或实体放入该区域中。在LogicLock区域中指定结点和实体的方法有：•使用分配编辑器(选择Assignments→AssignmentEditor命令)；•从NodeFinder窗口中拖放结点和实体；•从QuartusⅡ工程导航(ProjectNavigator)的Hierarchy标签页中拖放；•直接在LogicLockRegionProperties对话框的Contents标签页中加入。指定结点和实体的具体操作步骤如下：第9章LogicLock技术　(1)在QuartusⅡ工程导航中选择Hierarchy标签页。注意：启动QuartusⅡ软件时，默认情况下自动显示工程导航窗口。否则，可以打开View→UtilityWindows→ProjectNavigator命令显示工程导航窗口。(2)在Hierarchy标签页中选择工程设计实体名，如本节所用的pipemult设计实体。(3)要将设计实体逻辑指定到建立的LogicLock区域中，可直接拖动设计实体名，将其放到LogicLockRegions窗口中建立的LogicLock区域名上。(4)在LogicLockRegions窗口中，将鼠标指针放在建立的LogicLock区域名上，几秒钟以后将出现一个提示条，表明LogicLock区域中已经指定了设计实体，如图9.10所示。第9章LogicLock技术　DesignUnits标签页Files标签页Hierarchy标签页分配的设计实体拖动图9.10向LogicLock区域分配设计实体第9章LogicLock技术　9.2.3编译优化设计在编译过程中，由编译器设置控制设计的编译过程。编译器定位并处理所有的时序要求和LogicLock区域分配。编译完成后，可以在编译报告中查看时序分析结果。1．编译设计(1)选择Processing→StartCompilation命令，启动编译过程。(2)编译成功以后，在Messages窗口的Processing标签页中将给出满足时序要求的提示信息，如图9.11所示。第9章LogicLock技术　图9.11编译后的提示信息第9章LogicLock技术　2．查看优化后的时序分析结果设计工程编译以后，可以在编译报告的ClockSetup部分查看其速度、性能。(1)在编译报告窗口的左面点击TimingAnalyzer文件夹前面的加号“＋”，展开时序分析结果。(2)在TimingAnalyzer文件夹的下面，选择ClockSetup部分，在编译报告窗口的右边将显示出速度、性能信息表，如图9.12所示。ClockSetup部分以黑色显示的性能信息标识设计中可以达到指定的昀大时钟频率fmax(本节指定为200MHz)的要求。第9章LogicLock技术　图9.12编译报告的ClockSetup信息第9章LogicLock技术　3．在底层图中查看LogicLock区域成功编译以后，可以在时序逼近底层图中查看LogicLock适配结果。底层图中显示了适配器是如何执行设计中对LogicLock区域的约束的。选择Assignments→TimingClosureFloorplan命令，打开时序逼近底层图窗口。底层图中显示出自定义的LogicLock区域，以及适配器实际上是如何在器件中实现LogicLock区域的(本节实例设置LogicLock区域为浮动状态)，如图9.13所示。第9章LogicLock技术　图9.13适配器实现的LogicLock区域第9章LogicLock技术　9.2.4导出LogicLock约束1．反向标注(Back-annotate)LogicLock当设计者对适配器实现的LogicLock区域满意时，可以反向标注LogicLock区域的大小、位置或内部逻辑，在QSF文件中保存LogicLock区域的高、宽和内部结点的相对位置。为了保持优化后的综合结果，也可以产生VQM文件保存。1)反向标注LogicLock区域布局并产生VQM文件(1)选择Assignments→LogicLockRegionsWindows命令，打开LogicLockRegions窗口。(2)在LogicLockRegions窗口中，在自定义的LogicLock区域名上点击鼠标右键，选择Properties命令，自动打开LogicLockRegionProperties对话框的Contents标签页，如图9.14所示。第9章LogicLoc