苏州大学计算机组成原理习题

第二章1．某加法器进位链小组信号为C4C3C2C1，低位来的信号为C0，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。（1）串行进位方式（2）并行进位方式解：（1）串行进位方式：C1=G1+P1C0其中：G1=A1B1，P1=A1+B1C2=G2+P2C1G2=A2B2，P2=A2+B2C3=G3+P3C2G3=A3B3,P3=A3+B3C4=G4+P4C3G4=A4B4,P4=A4+B4(2)并行进位方式：C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G1—G4，P1—P4表达式与串行进位方式相同。2.图B11.1为某ALU部件的内部逻辑图，图中S0、S1为功能选择控制端，Cin为最低位的进位输入端，A（A1-A4）和B（B1-B4）是参与运算的两个数，F（F1-F4）为输出结果，试分析在S0，S1，Cin各种组合条件下输出F和输入A，B，Cin的算术关系。图B11.1解：图中所给的ALU只能进行算术运算，S0、S1用于控制B数送（B1-B4）原码或反码，加法器输入与输出的逻辑关系可写为：Fi=Ai+（S0Bi+SiBi）+Cini=1，2，3，4由此，在S0，Si，Cin的各种组合条件下，输入A,B，Cin与输出F的算术关系列于下表：输入S0S1Cin输出F000A（传送）001A加0001010A加B011A减B（A加B加0001）100A加B101A加B加0001110A加1111111A加1111加0001第3章运算方法和运算部件1.设机器字长32位，定点表示，尾数31位，数符1位，问：(1)定点原码整数表示时，最大正数是多少？最大负数是多少？(2)定点原码小数表示时，最大正数是多少？最大负数是多少？解：（1）定点原码整数表示：最大正数：数值=（231–1）01111111111111111111111111111111最大负数：数值=-1（2）定点原码小数表示：(机器数同上)最大正数值=1–2-31最大负数值=–2-312．已知x=-0.01111，y=+0.11001，求[x]补，[-x]补，[y]补，[-y]补，x+y=？，x–y=？解：[x]原=1.01111[x]补=1.10001所以：[-x]补=0.01111[y]原=0.11001[y]补=0.11001所以：[-y]补=1.00111[x]补11.10001[x]补11.10001+[y]补00.11001+[-y]补11.00111[x+y]补00.01010[x-y]补10.11000所以：x+y=+0.01010因为符号位相异，结果发生溢出3．已知X=2010×0.11011011，Y=2100×（-0.10101100），求X+Y。解：为了便于直观理解，假设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则它们的浮点表示分别为：[X]浮=00010，0.11011011[Y]浮=00100，1.01010100（1）求阶差并对阶：ΔE=Ex–Ey=[Ex]补+[-Ey]补=00010+11100=11110即ΔE为–2，x的阶码小，应使Mx右移2位，Ex加2，[X]浮=00100，0.00110110（11）其中（11）表示Mx右移2位后移出的最低两位数。（2）尾数和0.00110110（11）1.010101001．10001010（11）（3）规格化处理尾数运算结果的符号位与最高数值位为同值，应执行左规处理，结果为1.00010101（10），阶码为00011。（4）舍入处理10000000000000000000000000000001采用0舍1入法处理，则有1.00010101+11.00010110（5）判溢出阶码符号位为00，不溢出，故得最终结果为x+y=2011×(-0.11101010)12.将十进制数20.59375转换成32位浮点数的二进制格式来存储。???解：先将十进制数转换为二进制数：（20.59375）10=（10100.10011）2然后移动小数点，使其在1，2位之间10100.10011=1.0010011×24,e=4于是得到S=0，E=4+127=131M=01001011最后得到32位浮点数的二进制格式为：010000010101001001100000000000000=（41A4C000）16第4章主存储器3.图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是2：4译码器，使能端G接地表示译码器处于正常译码状态。要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。图B5.1解：根据图中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H——EFFFH，RAM2的地址空间为F000H——FFFFH。对应上述空间，地址码最高4位A15——A12状态如下：0000——0011ROM10100——0111ROM21100——1110RAM11111——1111RAM22：4译码器对A15A12两位进行译码，产生四路输出，其中：y0=00对应ROM1，y1=01对应ROM2，y3=11对应RAM1和RAM2。然后用A13区分是RAM1（A13=0）还是RAM2（A13=1），此处采用部分译码。由此，两组端子的连接方法如下：1——6，2——5，3——7，8——12，11——14，9———34．已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（1）若每个摸条为32K×8位，共需几个模块条？（2）每个模块内共有多少片RAM芯片？主存共需多少RAM芯片？CPU如何选择各模块条？解：（1）由于主存地址码给定18位，所以最大存储空间为218=256K，主存的最大容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB/32KB=8块板。（2）每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3：8译码器输出分别接到8组芯片的选片端。共有8×2=16个RAM。（3）据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16=128片RAM芯片。6．什么是闪速存储器？它有那些特点？解：闪速存储器是高密度、非易损性的读/写半导体存储器。从原理上看，它属于ROM型存储器，但是它又随时改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义，因而是一种新型的存储器技术。闪速存储器的特点：（1）固有的非易失性；（2）廉价的高密度；（3）可直接执行；（4）固态性能；7．用16K×1位的DRAM芯片构成64K×8位的存贮器。要求：（1）画出该寄存起组成的逻辑框图。（2）设存贮器读/写周期均为0.5μs，CPU在1μs内至少要访存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存贮单元刷新一遍，所需实际刷新时间是多少？解：（1）根据题意，存贮器总量为64KB，故地址线总需16位。现使用16K×1位的动态RAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图如图B9.3，其中使用一片2：4译码器。（2）根据已知条件，CPU在1μs内至少需要访存一次，所以整个存贮器的平均读/写周期与单个存贮器片的读/写周期相差不多，应采用异步刷新比较合理。对动态MOS存贮器来讲，两次刷新的最大时间间隔是2ms。RAM芯片读/写周期为0.5μs，假设16K×1位的RAM芯片由128×128矩阵存贮元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2m/128=15.6μs，可取刷新信号周期15μs。图B9.38．某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R/W（读/写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：（1）满足已知条件的存储器，画出地址码方案。（2）画出ROM与RAM同CPU连接图。解：存储器地址空间分布如图B18.2所示，分三组，每组8K×16位。由此可得存储器方案要点如下：（1）组内地址：A12——A0（A0为低位）；（2）组号译码使用2：4译码器；（3）RAM1，RAM2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。（4）用MREQ作为2：4译码器使能控制端，该信号低电平（有效）时，译码器工作。（5）PU的R/W信号与SRAM的WE端连接，当R/W=1时存储器执行读操作，当R/W=0时，存储器执行写操作。如图B18.3图B18.2图B18.3第5章指令系统1．令格式如下所示，OP为操作码字段，试分析指令格式特点。312622181716150解：（1）操作码字段为6位，可指定26=64种操作，即64条指令。（2）单字长（32）二地址指令。（3）一个操作数在原寄存器（共16个），另一个操作数在存储器中（由变址寄存器内容+偏移量决定），所以是RS型指令。（4）这种指令结构用于访问存储器。2．指令格式如下所示，其中OP为操作码，试分析指令格式特点。181211109540OP———源寄存器目标寄存器解：（1）单字长二地址指令。(2)操作码字段OP可以指定27=128条指令。(3)源寄存器和目标寄存器都是通用寄存器（可分别指定32个），所以是RR型指令，两个操作数均存在寄存器中。这种指令结构常用于算术逻辑类指令。3．指令格式如下所示，OP为操作码字段，试分析指令格式的特点。1510987430OP————源寄存器变址寄存器偏移量解：（1）双字长二地址指令，用于访问存储器。（2）操作码字段OP为6位，可以指定26=64种操作。（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器和位移量决定），所以是RS型指令。4．某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有64条指令，试采用四种寻址方式（立即、直接、基值、相对）设计指令格式。解：64条指令需占用操作码字段（OP）6位，这样指令余下长度为10位。为了覆盖主存64K字的地址空间，设寻址模式（X）2位，形式地址（D）8位，其指令格式如下：15109870OPXD寻址模式定义如下：X=00直接寻址有效地址E=D（256单元）X=01间接寻址有效地址E=(D）（64K）X=10变址寻址有效地址E=(R)＋D（64K）X=11相对寻址有效地址E=（PC）＋D（64K）其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D可正可负。5．假设机器字长16位，主存容量为128K字节，指令字长度为16位或32位，共有128条指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。解：由已知条件，机器字长16位，主存容量128KB/2=64KB字，因此MAR=18位，共128条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I/O类指令，双字长用于访问主存的指令。15954320159865320寻址方式由寻址模式X定义如下：X=000直接寻址E=D（64K）X=001立即数D=操作数X=010相对寻址E=PC+DPC=16位X=011基值寻址E=Rb+D，Rb=16位X=100间接寻址E=