pg059-axi-interconnect

PG059-AXI-INTERCONNECT编辑者：时间：2014-12-16Introduction介绍XilinxLogicCOREIPAXIInterconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCOREIP实例，即Infrastructurecores。支持的特色：兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。接口数据位宽：AXI4和AXI3：32，64，128，256，512或1024位。AXI4-Lite：32或64位地址位宽：最高64位USER位宽（每通道）：最大1024位ID位宽：最大32位为了减少资源的使用，可以生成只支持读或写的主设备或从设备Overview概述AXI互联IP核（AXIInterconnectcore）只能在VIVADO设计套件的IP集成器（IPIntegratorblock）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCOREIP核实例（被称为infrastructurecores）。infrastructurecores可以在系统设计的时候进行配置、连接。每一个（infrastructurecores）也可以被直接添加到AXI互联模块外部的模块设计中，或者被添加到VivadoIPCatalog的模块中，或者用在HDL设计中。AXI互联IP核允许任意AXI主设备和AXI从设备的连接，可以根据数据位宽、时钟域和AXISub-protocol进行转换。当外部主设备或从设备的接口特性不同于互联模块内部的crossbarswitch的接口特色时，相应的基本模块（infrastructurecores）就会被自动的引入来执行正确的转换。AXIInfrastructureCores本文档所描述的下列IP核，可以根据AXI互联模块和在设计中的连接而例化于每一个AXI互联模块中。AXICrossbar将一个或者多个相似的内存映射的主设备连接到一个或者多个相似的内存映射的从设备。AXIDataWidthConverter将一个内存映射的主设备连接到一个数据位宽不同的内存映射的从设备。AXIClockConverter将一个内存映射的主设备连接到一个不同时钟域的内存映射的从设备。AXIProtocolConverter将AXI4、AXI3或者AXI4-Lite协议的主设备连接到不同AXI协议的内存映射从设备。AXIDataFIFO在内存映射的主设备与从设备之间连接一些FIFO缓存。AXIRegisterSlice在内存映射的主从设备之间插入一组并行的寄存器，典型目的是为了打断关键路径。AXIMMU为AXI互联模块提供地址范围译码和设备从映射服务。FeatureSummaryAXICrossbar每一个例化的AXI互联模块都包含一个AXICrossbar，（只有在多个MI或多个SI的时候，AXICrossbar才会存在）。（provideditisconfiguredwithmorethan（多于）oneSIormorethanoneMI）。AXICrossbar的从接口（SI）可以被配置包含有1到16个SI端口，来接收最多16个主设备的数据传输连接。MI也可以支持1到16个slot，来向SI发送事务。可选择的互联架构（SelectableInterconnectArchitecture）Crossbarmode（Performanceoptimized）Shared-Address,Multiple-Data(SAMD共享地址多路数据)crossbararchitecture.读写数据通道都是并行的crossbar路径。当多个读或写数据源需要传输的时候，数据可以彼此独立、并行的传输。根据配置连接映射来减少crossbar数据路径，来减少资源的占用共享的写地址仲裁器,加上一个共享的读地址仲裁器。仲裁器在通常情况下并不影响吞吐率。只有在AXI互联模块被配置被AXI4或者AXI3协议时，Crossbar模式才有效。SharedAccessmode(Areaoptimized)共享的读数据路径,共享的写数据路径和一个共享的读些地址路径一次传输仅支持一个事务使用资源最少支持多个待处理的事务（crossbarmode）支持多个带有重排序深度的的主设备的连接(IDthreads线程)Supportsupto32-bitwideIDsignalswithvaryingIDwidthperconnectedmaster.支持写响应的冲排序，支持读数据的重排序，支持读数据的交织为所连接的每个主设备提供可配置的读写事务容限为所连接的每个从设备声明读写传输容限“Single-SlaveperID”methodofcyclicdependency(deadlock)avoidancecyclicdependency(deadlock)avoidance（循环依赖关系(僵局)避免）固定优先级和轮询仲裁拥有可配置的16级静态优先权在配置为0优先级的主设备中实行轮询仲裁。当SI或者MI已经达到容限值（acceptancelimit），仲裁会被暂时取消SupportsTrustZonesecurityforeachconnectedslaveasawhole-Ifconfiguredasasecureslavedevice,onlysecureAXIaccessesarepermitted.-Anynon-secureaccessesareblockedandtheAXIInterconnectcorereturnsadecerrresponsetotheconnectedmaster.GeneratesregionoutputsforusebyslavedeviceswithmultipleaddressdecoderangesAXIDataWidthConverterSIdatawidth:32,64,128,256,512or1,024bitsMIdatawidth:32,64,128,256,512or1,024bits(mustbedifferentthanSIdatawidth)Whenupsizing(扩升规模),dataispacked(打包)(merged合并)whenpermittedbyaddresschannelcontrolsignalsWhendownsizing(精简),bursttransactionsaresplitintomultipletransactionsifthemaximumburstlengthwouldotherwisebeexceeded.Whenupsizing,theIPcorecanoptionallyperformFIFObufferingandclockfrequencyconversion(synchronousorasynchronous)inaresource-efficientmannerAXIClockConverterSynchronousinteger-ratio(N:1and1:N)conversionfor2=N=16.Asynchronousclockconversion(usesmorestorageandincursmorelatencythansynchronousconversion).AXIProtocolConverterAXI4orAXI3toAXI4-LiteprotocolconversionAXI4toAXI3protocolconversion:AXIRegisterSlice为5组AXI通道进行非别配置通过花费频率延时来实现关键路径的优化Onelatencycycleperregister-slice,withnolossindatathroughputunderallAXIhand-shakeconditions.AXIDataFIFO•IndividuallyconfigurableforWriteandReaddatapaths.•32-deepLUT-RAMbased.•512-deepblockRAMbased.•OptionalpacketFIFOoperationtoavoidfull/emptystallsinthemiddleofbursts.ApplicationsAXI互联模块式通用的,使用在内存映射的数据传输系统中。AXIInterconnectCoreLimitations下列限制不仅适用于AXIInterconnect本身，也适用于Infrastructurecores。TheAXIInterconnectcoredoesnotsupportdiscontinuedAXI3features:°Atomiclockedtransactions（事务）.ThisfeaturewasretractedbyAXI4protocol.Alockedtransactionischangedtoanon-lockedtransactionandpropagatedbytheMI.Writeinterleaving.ThisfeaturewasretractedbyAXI4protocol.AXI3masterdevicesmustbeconfiguredasifconnectedtoaslavewithaWriteinterleavingdepthofone.AXI4QualityofService(QoS)signalsdonotinfluencearbitrationpriorityinAXICrossbar.QoSsignalsarepropagatedfromSItoMI.AXIInterconnectcoresdonotsupportlow-powermodeorpropagatetheAXICchannelsignals.AXIInterconnectcoresdonottimeoutifthedestinationofanyAXIchanneltransferstallsindefinitely.AllconnectedAXIslavesmustrespondtoallreceivedtransactions,asrequiredbyAXIprotocol.AXIInterconnect(AXICrossbarcore)providesnoaddressremapping.AXIInterconnectsub-coresdonotincludeconversionorbridgingtonon-AXIprotocols,suchasAPBAXIInterconnectcoresdonothaveclock-enable(aclken)inputs.Consequently,theuseofaclkenisnotsupportedamongmemory-mappedAXIinterfacesinXilinxsystems.ProductSpecification（产品描述）Figure2-1显示了AIXIInterconnectCORE的结构原理图。在AXI互联模块中，Crossbar处理SI（theSlaveInterface）与MI（MasterInterface）之间的数据传输。SI或MI到Crossbar的路径之间是可选的AXIInfrastructurecores(couplers)链。Couplers包括：RegisterSlice,DataFIFO,ClockConverter,DataWidthConverter和ProtocolConverter。AXI互联模块可以配置支持最多16个SI与16个MI。每一