基于AMBA总线的高效图像压缩IP核接口设计

西安电子科技大学硕士学位论文基于AMBA总线的高效图像压缩IP核接口设计姓名：张谱申请学位级别：硕士专业：通信与信息系统指导教师：肖嵩20090101基于AMBA总线的高效图像压缩IP核接口设计作者：张谱学位授予单位：西安电子科技大学相似文献(3条)1.学位论文陆燕JPEG2000中EBCOT编码器的研究及其IP核的设计2008JPEG2000是新一代静止图像压缩标准,随着多媒体和网络传输技术的快速发展,对图像压缩速度和效率提出了更高要求,采用VLSI设计技术将JPEG2000或其中模块嵌入到芯片设计中得到了越来越多的研究。在JPEG2000中,核心模块EBCOT具有以位处理为主、计算密集度高、控制复杂、耗时大的特点,用软件处理将会很难对速度进行优化。本文在深入研究JPEG2000实现架构、EBCOT编码器工作原理以及IP核接口规范的基础上,成功地用VLSI设计技术设计了EBCOTTier-1编码器电路,并封装成可重复利用的IP核,利用软硬件协同设计方法分别在NiosⅡ和ARM平台对该IP核进行了验证,实验结果表明,该设计有效地提高了JPEG2000的图像压缩效率和速度。本文主要是分析EBCOTTier-1编码器中的位平面编码和基于上下文的自适应二进制算术编码(MQ编码)算法,对现有的各类加速方案进行分析和研究,选用并行处理技术完成高性能的EBCOTTier-1的VLSI设计。位平面编码器采用样本并行策略,通过显著性预测逻辑解除了显著性之间的相关性,在每个过程中,每周期可同时处理一个完整的条带列,最多每周期可以产生10个上下文数据对(CX-D)。MQ编码器以四级流水线结构为基础,采用了概率超前预测、前导0位超前检测、扩展概率估值表等加速策略,每周期可以同时处理两个CX-D对。对于EBCOT中的失真计算模块,本文采用了量化中值替代法简化了计算复杂度,减少了硬件开销。同时,权衡考虑整体吞吐率和硬件面积,优化中间缓存,最终完成了EBCOTTier-1编码器的整体设计。电路设计采用Verilog硬件描述语言来实现,经过Modelsim工具仿真验证,该编码器达到了设计要求。在此基础上,完成了基于Avalon总线规范和基于AMBA总线规范的EBCOTTier-lIP软核的封装。利用基于Avalon总线的EBCOTTier-1IP核作为硬件加速模块,结合JPEG2000标准组织推荐的Jasper软件,本文实现了基于NiosⅡ软核处理器的JPEG2000编码软硬件协同设计。对基于AMBA总线的EBCOTTier-1IP核,本文实现了以DMA的方式进行数据传输,进一步提高了系统的整体效率。在AlteraStratixⅡFPGA上对基于Avalon总线的EBCOTTier-lIP核进行综合,最高时钟频率可达56.48MHz,使用的ALUT单元和存储器资源分别为4310个和29696位。基于NiosⅡ的软硬件协同验证结果表明,在50MHz工作频率下,采用EBCOTTier-1IP核实现的JPEG2000编码速度比纯软件提高了约2.5倍。在低比特率编码下,采用失真估值计算后重建图像的PSNR降低仅为0.01-1.6dB。2.学位论文李勇高效图像压缩SoC系统设计及验证2010随着微电子技术和半导体工业的发展，超大规模集成电路的集成度和工艺水平的不断提高，深亚微米工艺，如0.13um、90nm已经走向成熟，使得在一片芯片上完成系统级的集成成为可能，这就是当前兴起的片上系统(SystemonChip，SoC)。@@JPEG2000是新一代静止图像压缩标准，是目前压缩性能最好的算法之一，在很多领域有很重要的应用前景。由于JPEG2000算法复杂性很高，为了兼顾芯片处理能力和可扩展编程能力，本文采用SoC架构，采用硬件IP实现JPEG2000的核心处理功能，采用ARM处理器实现芯片的控制功能。@@本论文主要任务是完成高效图像压缩SoC系统设计与验证。设计了符合AMBA2.0协议的总线架构，在此基础上实现了符合AHB总线协议的图像压缩IP核总线接口、SMI、片内存储器、中断控制器、AHB-APB总线桥和图像数据传输等模块；实现了符合APB总线协议的看门狗、定时器、通用IO、REMAP和UART等模块；除此之外还设计了芯片必备的时钟模块、复位模块和JTAG调试模块。@@关键词：AMBA总线SoCJPEG20003.学位论文郭欣JPEG2000中小波变换的研究及其IP核的实现2008JPEG2000是最新一代的静态图像压缩标准,为了提高JPEG2000算法的运行效率,采用VLSI设计技术将JPEG2000或其中模块嵌入到芯片设计中得到了越来越多的研究。小波变换作为JPEG2000的核心算法,优化其硬件架构,对整个系统的性能提高具有重要作用。本文即针对JPEG2000VLSI设计中小波变换的设计及性能优化问题进行研究,在实现小波变换的基础上将该算法在SoPC平台和ARM平台上封装成IP核。在JPEG2000标准中,采用基于提升格式的离散小波变换对数字信号进行处理。本文在对提升小波算法分析的基础上,提出了优化的提升小波算法。JPEG2000标准中分别采用5/3与9/7小波变换进行有损与无损压缩,这两种小波变换具有很强的相似性,相对而言,5/3小波变换比9/7小波变换更为简单。本文从5/3小波变换出发,采用了资源复用技术,减少了资源的消耗,硬件的利用率达到100％,同时修改了运算流程,缩短了关键路径。与传统的提升小波硬件电路相比,本文所设计的一维小波变换的硬件实现,在面积与速度上都有很大的优化；二维小波变换的硬件实现,则减少了对于存储器资源的使用。经优化的小波变换硬件实现,可以支持5/3小波变换与9/7小波变换。采用硬件描述语言实现该设计,并利用Modelsim软件进行仿真,结果表明该设计功能的正确性。本文分别以FPGA与ASIC的方式实现了小波变换IP核。对于FPGA的实现方式,所设计的IP核符合Avalon总线规范,集成在SoPC系统中,综合后时钟频率达到75.79MHz,需要3628个ALUT单元、11264位存储器资源以及1个9位DSP单元。对于ASIC的实现方式,采用AMBA总线规范设计小波变换IP核,可以对其以DMA的方式进行高效的数据传输。在SMIC0.18微米工艺条件下,时钟频率为125MHz,总面积为3.197753mm2,总体单元数为13603。所设计的小波变换IP核能够对数据进行有效的编码。对于无损压缩,小波变换的结果与理论数据相符合；对于有损压缩,重构图像的峰值信噪比PSNR为43dB左右。本文链接：授权使用：上海海事大学(wflshyxy)，授权号：feb3d975-e7ab-47e7-9967-9dea01398d25下载时间：2010年9月7日