Xilinx fpga 设计培训中文教程-6

©2002Xilinx公司版权所有阅读报告阅读报告-6-3©2002Xilinx公司版权所有目标完成本单元的学习后你将会•确定一个设计是否满足你的区域目标•确定一个设计是否满足你的性能目标阅读报告-6-4©2002Xilinx公司版权所有概览•介绍•区域目标•性能目标–确定目标–评估目标•总结阅读报告-6-5©2002Xilinx公司版权所有介绍•实现你的设计后你如何确认你的实现是否成功了呢•首先最首要的是你如何定义一个成功的设计•成功的设计–设计可以放到器件中–达到性能目标阅读报告-6-6©2002Xilinx公司版权所有概览•介绍•区域目标•性能目标–确定目标–评估目标•总结阅读报告-6-7©2002Xilinx公司版权所有资源目标•我们如何知道设计可以放到器件中•我们如何知道是否有资源可以放更多的逻辑?如果有资源可用,有多少资源可用?•如果设计可被放入器件中,是否可以完全布线?阅读报告-6-8©2002Xilinx公司版权所有资源目标续•我们如何知道设计可以放到器件中–答:映射报告或布局布线报告•我们如何知道是否有资源可以放更多的逻辑?如果有资源可用,有多少资源可用?–答:映射报告或布局布线报告•如果设计可被放入器件中,是否可以完全布线?–答:布局布线报告阅读报告-6-9©2002Xilinx公司版权所有映射报告•映射报告的内容–映射程序的命令行选项–设计总览•列出多少器件资源被使用–错误和警告–删除的逻辑总览•列出那些由于没有源或没有负载的网表而被删除的逻辑资源–IOB特性•显示I/O触发器是否被使用•列出每个I/O脚的属性阅读报告-6-10©2002Xilinx公司版权所有映射报告(续•映射报告–文件形如design.mrp•在进行布局布线前浏览一下此报告是非常有用的–特别是对那些大的或高速的设计–确保器件有足够的资源阅读报告-6-11©2002Xilinx公司版权所有映射报告问题打开工具流程实验中的映射报告•使用了多少slice?•有多少个IOB被使用?•有没有错误警告或者提示性信息?阅读报告-6-12©2002Xilinx公司版权所有解答•使用了多少slice?–174(VHDL)–68(Verilog)•有多少个IOB被使用?–17(VHDL和Verilog一样)•有没有错误警告或者提示性信息?–两个警告和三个提示性信息(VHDL)–两个提示性信息(Verilog)阅读报告-6-13©2002Xilinx公司版权所有布局布线报告•布局布线报告内容–布局布线程序的命令行选项–错误和警告–器件资源利用概况•与映射报告中的设计总览一样–未布线的网络–时序概况•平均布线延迟统计•如果设计中有时序约束,则有针对约束的性能报告阅读报告-6-14©2002Xilinx公司版权所有布局布线报告•布局布线报告–文件形如design.par阅读报告-6-15©2002Xilinx公司版权所有布局布线报告问题打开工具流程实验中的布局布线报告•器件的利用情况概况与映射报告一致吗•有无未布线的信号?阅读报告-6-16©2002Xilinx公司版权所有解答•器件的利用情况概况与映射报告一致吗?–一致•有无未布线的信号?–没有阅读报告-6-17©2002Xilinx公司版权所有概览•介绍•区域目标•性能目标–确定目标–评估目标•总结阅读报告-6-18©2002Xilinx公司版权所有传达性能目标•从哪里我们可以找到有关我的时序约束的合理的值?•答映射后静态时序报告阅读报告-6-19©2002Xilinx公司版权所有映射后静态时序报告•映射后静态时序报告揭示了你的约束是否合理–包含真实的块延时和最小的网络延时–什么是“合理的”?•如果低于百分之四十的时序预算被用作逻辑时延则布局布线工具就能够非常容易满足约束•在百分之五十到六十之间软件的运行时间将会增加•超过百分之六十工具要满足你的目标可能会有麻烦阅读报告-6-20©2002Xilinx公司版权所有映射后静态时序报告续•如果你的约束不合理你能做些什么呢–重新评估你的约束你的设计是否约束过头了•考虑采用高级约束•重新设计逻辑或用流水的方法以降低长路径中的逻辑级数阅读报告-6-21©2002Xilinx公司版权所有时序报告•映射后静态时序报告在映射过程中生成–文件名形如design.tw1–缺省情况下不会生成–双击进程以生成这个报告–可以用时序分析器浏览的形式或文本形式阅读报告-6-22©2002Xilinx公司版权所有时序报告续•时序报告内容针对有约束的设计–trce程序所用的命令行选项–时序约束单元•每种时序约束的概况(如果你有)•不满足约束的路径的详细资料–数据手册单元•建立/保持时钟到管脚跨时钟域的时序和管脚-到-管脚的时延信息•以易读的表的形式组织起来–时序概况单元•错误的数目和时序分值•约束覆盖范围阅读报告-6-23©2002Xilinx公司版权所有时序报告续•时序报告可以用时序分析器来浏览–用时序分析器建立用户报告将在性能设计课程中涉及•注意没有约束的设计也可建立时序报告–然而Xilinx建议用时序约束来满足性能目标阅读报告-6-24©2002Xilinx公司版权所有评估性能目标•现在我已输入约束我如何知道约束是否被满足呢•答布局布线报告或布局布线后静态时序报告阅读报告-6-25©2002Xilinx公司版权所有布局布线报告•布局布线报告•布局布线后静态时序报告–文件名形如design.twr–缺省情况下建立阅读报告-6-26©2002Xilinx公司版权所有布局布线后静态时序报告•布局布线后静态时序报告揭示你的约束是否真能被满足–包含布局布线时所计算得到的实际的块延时和实际的网络延时–用于布局布线后的静态时序分析阅读报告-6-27©2002Xilinx公司版权所有时序报告问题打开工具流程实验中的布局布线后静态时序报告•此设计的最小时钟周期是什么对于wr_clk_in而言的时钟到建立的值阅读报告-6-28©2002Xilinx公司版权所有回答•此设计的最小时钟周期是什么?–29.834ns(VHDL)–7.542ns(Verilog)•注意在本设计中没有时序约束否则它们会出现在报告中阅读报告-6-29©2002Xilinx公司版权所有管脚信息•我从什么地方可以获得管脚分配信息以开始我的布板呢•回答管脚报告阅读报告-6-30©2002Xilinx公司版权所有管脚报告•管脚报告–器件管脚分配情况按照管脚序号排列•浏览报告必须使用试算表工具如MSExcel)–原始数据类型限定–限定符:其它=|–允许数据按照不同的域排列•管脚数目信号名称I/O标准数据流程指示……等等阅读报告-6-31©2002Xilinx公司版权所有管脚报告问题打开MSExcel然后用工具流程实验打开管脚报告•确认限定符设为“|”将数据分类或用“查找”命令以回答以下问题•“复位”信号被分配到哪个管脚?•管脚H8上为什么信号?阅读报告-6-32©2002Xilinx公司版权所有管脚报告问题续•“复位”信号被分配到哪个管脚?–H13(VHDL)–D12(Verilog)•管脚H8上为什么信号?–GND(VHDL和Verilog一样)阅读报告-6-33©2002Xilinx公司版权所有概览•介绍•区域目标•性能目标–确定目标–评估目标•总结阅读报告-6-34©2002Xilinx公司版权所有问题回顾•你如何确定你的时序约束是合理的?(提示:你查看哪个报告?)•如果你想估算你剩余的可用资源数量你需要完全实现你的设计吗为何或为何不阅读报告-6-35©2002Xilinx公司版权所有回答•你如何确定你的时序约束是合理的?(提示:你查看哪个报告?)–使用映射后静态时序报告–你必须双击生成映射后静态时序报告进程以生成这个报告缺省情况下不会生成–这个进程在映射进程下阅读报告-6-36©2002Xilinx公司版权所有回答续•如果你想估算你剩余的可用资源数量你需要完全实现你的设计吗为何或为何不–无需你必须通过转换和映射转换和映射进程来实现因为映射报告映射报告中的的设计总览设计总览会向你显示器件中剩余的可供资源阅读报告-6-37©2002Xilinx公司版权所有总结•成功的实现意味着你的设计达到你的区域和性能目标•映射报告和布局布线报告提供了资源利用和可供情况•映射后静态时序报告向你揭示了怎样生成合理的时序约束•布局布线后时序报告向你揭示了你的时序约束是否真的能被满足阅读报告-6-38©2002Xilinx公司版权所有何处可以了解更多•开发系统参考指南–Æ软件手册