第四章_微机总线技术与总线标准

第4章总线技术与总线标准4学时1第4章总线技术与总线标准（4课时）4.1总线技术（掌握）总线技术概述总线仲裁总线操作与时序4.2总线标准（理解）片内AMBA总线PCI系统总线异步串行通信总线24.1总线技术总线是计算机系统中的信息传输通道，由系统中各个部件所共享。总线的特点在于公用性，总线由多条通信线路（线缆）组成计算机系统通常包含不同种类的总线，在不同层次上为计算机组件之间提供通信通路采用总线的原因:非总线结构的N个设备的互联线组数为N*(N-1)/2非总线结构的M发N收设备间的互联线组数为M*N采用总线的优势减少部件间连线的数量扩展性好，便于构建系统便于产品更新换代34总线要素线路介质种类：有线（电缆、光缆）、无线（电磁波）特性原始数据传输率带宽对噪声的敏感性：内部或外部干扰对失真的敏感性：信号和传输介质之间的互相作用引起对衰减的敏感性：信号通过传输介质时的功率损耗总线协议总线信号：有效电平、传输方向/速率/格式等电气性能机械性能总线时序：规定通信双方的联络方式总线仲裁：规定解决总线冲突的方式如接口尺寸、形状等其它：如差错控制等总线协议组件5总线分类6按所处位置(数据传送范围)片内总线芯片总线（片间总线、元件级总线）系统内总线（插板级总线）系统外总线（通信总线）非通用总线（与具体芯片有关）通用标准总线地址总线控制总线按总线功能数据总线并行总线串行总线按数据格式按时序关系(握手方式)同步异步半同步同步异步7计算机系统的四层总线结构④④外部总线、(系统)外总线如并口、串口③③系统总线、(系统)内总线如ISA、PCI②②片(间)总线三总线形式①①片内总线单总线形式运算器寄存器控制器CPU存储芯片I/O芯片主板扩展接口板扩展接口板计算机系统其他计算机系统其他仪器系统总线的组织形式组织形式：单总线、双总线，多级总线单总线特征：存储器和I/O分时使用同一总线优点：结构简单，成本低廉，易于扩充缺点：带宽有限，传输率不高（可能造成物理长度过长）8双总线特征：存储总线+I/O总线优点：提高了总线带宽和数据传输速率，克服单总线共享的限制，以及存储/IO访问速度不一致而对总线的要求也不同的矛盾缺点：CPU繁忙9多级总线特征：高速外设和低速外设分开使用不同的总线优点：高效，进一步提高系统的传输带宽和数据传输速率缺点：复杂1011微机的典型多级总线结构存储总线高速IO总线低速IO总线1213微机系统中的内总线（插板级总线）14微机系统中的外总线（通信总线）总线分类15按所处位置(数据传送范围)片内总线芯片总线（片间总线、元件级总线）系统内总线（插板级总线）系统外总线（通信总线）非通用总线（与具体芯片有关）通用标准总线地址总线控制总线按总线功能数据总线并行总线串行总线按数据格式按时序关系(握手方式)同步异步半同步同步异步16三总线MPURAMROMI/O接口外设ABDBCB哈佛体系结构DSP程序数据I/O接口外设程序地址数据读地址数据写地址程序读总线数据读总线程序/数据写数据程序冯•诺依曼体系结构典型的控制信号总线的控制信号存储器写信号存储器读信号I/O写信号I/O读信号总线请求信号总线授予信号中断请求信号中断应答信号时钟信号复位信号17总线隔离与驱动不操作时把功能部件与总线隔离同一时刻只能有一个部件发送数据到总线上提供驱动能力数据发送方必须提供足够的电流以驱动多个部件提供锁存能力具有信息缓存和信息分离能力18总线电路中常用器件三态总线驱动器驱动、隔离单向、双向19A0B08286OETA1A2A3A5A4A6A7B1B2B3B5B4B6B7锁存器信息缓存（有时也具有驱动能力）信息分离（地址与数据分离）20STBDI0DI1直通保持高阻DO0DO1DO0DO1DO2DO3DO4DO5DO6DO7STBVCC82821234567891020191817161514131211DI1DI2DI3DI4DI5DI6DI7OEGNDDI0OE微机系统的三总线结构21CLKREADYRESETMXMN/MIO/RDWRRDT/DENALE70ADAD～198AA～8282锁存器(1、2或3)STBOE8286收发器(1)8284时钟RESRDY等待状态发生器CCVINTAGNDADDR/DATAOETDATA地址总线数据总线CPUCCVGND微机系统三总线地＋5V读写控制读写控制读写控制CSH奇地址存储体8284时钟发生器RESETREADYCBD7~D0D15~D8DBCSL偶地址存储体CSI/O接口ABA0A1~A19BHESTBOE8282锁存器CPUMN/MXINTARDCLKWRREADYM/IORESETALEBHEA19-A16AD15-AD0DENDT/RTOE8286收发器AD15~AD0总线的性能指标总线时钟频率：总线上的时钟信号频率总线宽度：数据线、地址线宽度总线速率：总线每秒所能传输数据的最大次数。总线速率=总线时钟频率/总线周期数总线周期数：总线传送一次数据所需的时钟周期数有些几个周期才能传输1个数据总线带宽：总线每秒传输的字节数同步方式总线负载能力23总线宽度总线宽度：笼统地说，就是总线所设置的通信线路（线缆）的数目。具体地说，就是总线内设置用于传送数据的信号线的数目为数据总线宽度，用于传输地址的信号线的数目为地址总线宽度，如8位、16位、32位、64位等数据总线宽度在很大程度上决定了计算机总线的性能地址总线的宽度则决定了系统的寻址能力24总线带宽总线带宽(busbandwidth)表示单位时间内总线能传送的最大数据量（bps/Bps）用“总线速率×总线位宽/8=时钟频率×总线位宽/(8×总线周期数)”表示总线位宽：数据信号线的数目，同一时刻传输的数据位数总线复用；成本、串扰；时钟频率总线偏离（skew）、兼容性25例CPU的前端总线(FSB)频率为400MHz或800MHz，总线周期数为1/4(即1个时钟周期传送4次数据)，位宽为64bit则FSB的带宽为400×64/(8×1/4)=1.28GB/s或800×64/(8×1/4)=2.56GB/sPCI总线的频率为33.3MHz，位宽为32位或64位，总线周期数为1则PCI总线的带宽为：33.3×32/8=133MB/s或33.3×64/8=266MB/s264.1.2总线仲裁总线仲裁(arbitration)也称为总线判决，根据连接到总线上的各功能模块所承担任务的轻重缓急，预先或动态地赋予它们不同的使用总线的优先级，当有多个模块同时请求使用总线时，总线仲裁电路选出当前优先级最高的那个，并赋予总线控制权其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突分布式(对等式)仲裁控制逻辑分散在连接于总线上的各个部件或设备中协议复杂且昂贵，效率高集中式(主从式)仲裁采用专门的控制器或仲裁器总线控制器或仲裁器可以是独立的模块或集成在CPU中协议简单而有效，但总体系统性能较低2728菊花链（串行）总线仲裁特点：各主控模块共用请求信号线和忙信号线，其优先级别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；主控模块1主控模块2主控模块N允许BG请求BR忙BB总线仲裁器……三线菊花链仲裁原理任一主控器Ci发出总线请求时，使BR＝1任一主控器Ci占用总线，使BB＝1，禁止BG输出主控器Ci没发请求(BRi=0)，却收到BG(BGINi＝l)，则将BG向后传递(BGOUTi＝l)当BR＝1，BB＝0时，仲裁器发出BG信号。此时，BG＝1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB＝0时，它可以占用一个或几个总线周期若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。Ci接管总线后，BG信号不再后传，即BGOUTi＝02930并行仲裁各主控器有独立的总线请求BR、总线允许BG，互不影响总线仲裁器直接识别所有设备的请求，并向选中的设备Ci发BGi特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁器内部模块判定；优点：总线请求响应的速度快；缺点：扩充性较差；总线仲裁器C1C2Cn总线…BR1BG1BR2BG2BRnBGn…BBBCLK（总线时钟）31串并行二维仲裁从下一设备主模块1主模块2主模块3允许BG请求BR忙BB总线仲裁器……主模块4到下一设备综合了前两种仲裁方式的优点和缺点分布式总线仲裁方式总线上各个设备都有总线仲裁模块当任何一个设备申请总线，置“总线忙”状态，以阻止其他设备同时请求32INOUT主设备1INOUT主设备2INOUT主设备3INOUT主设备4INOUT主设备5总线请求总线忙+5V仲裁线总线4.1.3总线操作与时序总线操作：计算机系统中，通过总线进行信息交换的过程称为总线操作总线周期：总线设备完成一次完整信息交换的时间读/写存储器周期读/写IO口周期DMA周期中断周期多主控制器系统，总线操作周期一般分为四个阶段总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段单个主控制器系统，则只需要寻址和传数两个阶段33总线主控制器的作用总线系统的资源分配与管理提供总线定时信号脉冲负责总线使用权的仲裁不同总线协议的转换和不同总线间数据传输的缓冲34总线时序总线时序是指总线事件的协调方式，以实现可靠的寻址和数据传送总线时序类型同步：所有设备都采用一个统一的时钟信号来协调收发双方的定时关系异步：依靠传送双方互相制约的握手(handshake)信号来实现定时控制半同步：具有同步总线的高速度和异步总线的适应性35同步并行总线时序特点系统使用同一时钟信号控制各模块完成数据传输一般一次读写操作可在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始和结束地址、数据及读/写等控制信号可在时钟沿处改变优点：电路设计简单，总线带宽大，数据传输速率快缺点：时钟以最慢速设备为准，高速设备性能将受到影响36同步时钟地址信号数据信号控制信号延时异步并行总线时序特点：系统中可以没有统一的时钟源，模块之间依靠各种联络（握手）信号进行通信，以确定下一步的动作优点：全互锁方式可靠性高，适应性强缺点：控制复杂，交互的联络过程会影响系统工作速度37地址信号数据信号主设备联络信号从设备联络信号①③②①准备好接收（M发送地址信号）③已收到数据（M撤销地址信号）④④完成一次传送（S撤销数据信号）②已送出数据（S发送数据信号）半同步并行总线时序特点：同时使用主模块的时钟信号和从模块的联络信号优点：兼有同步总线的速度和异步总线的可靠性与适应性总线周期T1T2T3TWT4CLKM/IO0—读I/O,1—读存储器A19/S6～A16/S3BHE/S7ALEREADYAD15～AD0RDDT/RDEN地址输出浮空数据输入采样BHE，A19～A16S7～S338Ready信号可作为慢速设备的异步联络信号CLK信号作为快速设备的同步时钟信号4.2总线标准总线标准包括：逻辑规范：逻辑信号电平时序规范电气规范机械规范通信协议394.2.1SOC的片内总线片上总线特点简单高效结构简单：占用较少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单片内总线标准ARM的AMBA、IBM的CoreConnectSilicore的Wishbone、Altera的Avalon40ARM的AMBA:ADVANCEDMICROCONTROLLERBUSARCHITECTURE先进高性能总线AHB（AdvancedHigh-performanceBus）适用于高性能和高吞吐设备之间的