西安交大计算机组成原理—习题解答(第七章)

©2012ComputerOrganizationGroup.Allrightsreserved.计算机组成原理第七章题解©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.17.1请分析CPU内部采用分散互连结构和单总线以及多总线结构的优缺点。答：分散互连结构是在需要进行数据传输的部件间设置专用通路。该结构的优势是部件间不存在传输通路的竞争问题，所以指令执行速度快。单总线结构是将各部件都连接在单一的总线上。其优势是CPU结构紧凑，但由于部件间争用总线造成指令执行速度慢。双总线结构是在单总线结构的基础上增加了一条总线，使得ALU的两个输入可以分别来自两条线总线。双总线结构相对于单总线结构来说，通过增加一条总线来分担数据传输流量，使得指令执行速度得以提高。三总线结构是在双总线结构的基础上再增加一条总线，使得ALU的两个输入可以分别来自两条线总线，且ALU的输出连接到第三条总线上。总之，多总线结构通过增加硬件开销，换取指令执行速度。©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.27.2、设数据总线上接有A,B,C,D四个寄存器，要求选用合适的74系列芯片，完成下列逻辑设计：（1）设计一个电路，在同一时间实现D→A,D→B和D→C寄存器间的传送；（2）设计一个电路，实现下列操作：T0时间完成D→总线；T1时间完成总线→A；T2时间完成A→总线；T3时间完成总线→B。©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.2解：（1）采用三态输出的D型寄存器74LS374做A、B、C、D四个寄存器，其输出可直接挂总线。A、B、C三个寄存器的输入采用同一脉冲打入。注意-OE为电平控制，与打入脉冲间的时间配合关系为：令：BUS→A=BUS→B=BUS→C=CP；D→BUS=-OE；当CP前沿到来时，将D→A、B、C。-OE：CP：©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.2现以8位总线为例，设计此电路，如下图示：数据总线D7D0BUS→A1Q8QOE1D8D374D1Q8QOE1D8D374A1Q8QOE1D8D374B1Q8QOE1D8D374CBUS→CBUS→BBUS→DD→BUSC→BUSB→BUSA→BUS©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.2（2）寄存器设置同（1），由于本题中发送、接收不在同一节拍，因此总线需设锁存器缓冲，锁存器采用74LS373（电平使能输入）。节拍、脉冲配合关系如下：时钟：CLK：节拍电平：Ti：打入脉冲：Pi：图中，脉冲包在电平中，为了留有较多的传送时间，脉冲设置在靠近电平后沿处。©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.2二位格雷码同步计数器1&&&&111GY0Y1½139Y3ABY21CLKP0P1P2P3T0T1T2T3-T0-T1-T2-T3节拍、脉冲分配逻辑如下：©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.2时钟CLK：输出：T0：T1：T2：T3：输入：P0：P1：P2：P3：节拍、脉冲时序图如下：©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.2=11Q8QOE1D8D374A1Q8QOE1D8D374BBUS→BD→BUSC→BUSB→BUSA→BUSBUS→A1Q8QOE1D8D374DBUS→D1Q8QOEG1D8D3731Q8QOE1D8DBUS→C374C=1T1T3T0T2数据总线（D7~D0）令：D→BUS=-T0A→BUS=-T2BUS→A=P1BUS→B=P3以8位总线为例，电路设计如下：（图中，A、B、C、D四个寄存器与数据总线的连接方法同上。）©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.37.3若某CPU的数据通路结构如下图所示，其中有一个累加寄存器AC，一个状态条件寄存器和其它四个寄存器，各部分之间连接线的箭头表示信息传送方向。要求：（1）写出图中a、b、c、d四个寄存器的名称；（2）用寄存器传输语言描述指令从主存取到控制器的操作过程；（3）设计一条加法指令，并用寄存器传输语言描述加法指令执行阶段的操作过程。acbdAC状态寄存器操作控制器主存储器MALU+1CPU©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.3题解：⑴a——存储器数据缓冲寄存器MDR；b——指令寄存器IR；c——存储器地址寄存器MAR；d——程序计数器PC；⑵MAR←(PC);MDR←M[MAR];MemRdIR←(MDR);PC←(PC)+1,操作控制器←(IR);+1©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.3⑶假设加法指令为：addx，其中，x为主存单元地址。该指令的功能是将累加器AC的值与存储单元内容相加结果保存在累加器AC。MAR←x;MDR←M[x];MemRdALU←(MDR),ALU←(AC),AC←ALU;+©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.47.4欲在7.3.4给出的目标指令集中增加一条立即数加法指令addirt,rs,imm16，若CPU采用单周期数据通路设计方案，请问在7.5.1中给出的图7-19数据通路能否支持该指令的执行？若不能，请问如何修改？并用指令周期流程图描述该指令的完整执行过程。题解：支持。指令周期流程见下页。©2012ComputerOrganizationGroup.Allrightsreserved.用RTL描述指令周期流程如下：取指阶段：（1）addr(IM)←(PC)；（2）read(IM)；（3）Add1_B←(PC)，(PC)+4；执行阶段：（1）R_Reg1(RF)←Inst[25-21]，ALU_A←(R_data1)；（2）W_Reg(RF)←Inst[20-16]；RegDst=0（3）SigExt16/32←Inst[15-0]，ALU_B←SigExt16/32；ALUSrc=1（4）ALU操作（add）；ALUOp=00，ALUCtrl=100（5）W_data(RF)←ALU_C，PC←(PC)+4；Branch=0，Jump=0，MemtoReg=0，RegWr=1，CLK↑第七章7.4©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.67.6下图所示的CPU逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16384字（字长18位），数据存储器DM最大容量是65536字（字长16位）。各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标出。（1）指出下列各寄存器的位数：程序计数器PC，指令寄存器IR，累加器AC0和AC1，通用寄存器R0～R3，指令存储器地址寄存器IAR，指令存储器数据寄存器IDR，数据存储器地址寄存器DAR，数据存储器数据寄存器DDR；（2）设该CPU的指令格式为：©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.6加法指令可写为“ADDX（Ri）”，其功能是：AC1←（AC0）+（（Ri）+X），其中（（Ri）+X）部分通过寻址方式指向数据存储器，用指令周期流程描述ADD指令从取指令开始到执行结束的操作过程，并标明完成具体操作所需要的微操作控制信号。©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.6题解：⑴PC=IAR=14位；IR=IDR=18位；AC0=AC1=R0～R3=DDR=DAR=16位⑵接下页©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.6取指令阶段：（1）IAR←(PC)；PCout，IARin（2）IDR←IM[IAR]；IM读，IDRinPC←(PC)+1；PC+1，PCin（若PC具有自增功能）（3）IR←(IDR)；IDRout，IRin指令执行阶段：（1）ALU_A←(Ri)，ALU_B←(IR)X；Riout，(IR)Xout,AddAC1←ALU_C；AC1in（2）DAR←(AC1)；AC1out，DARin（3）DDR←DM[DAR]；DM读，DDRin（4）ALU_A←(AC0)，ALU_B←(DDR)；AC0out，DDRout,AddAC1←(ALU_C)；AC1in注：分号左边为微操作，分号右边为所需微命令（微操作控制信号）©2012ComputerOrganizationGroup.Allrightsreserved.AC1←R1+IR(X)IAR←PCIDR←IM，PC+1IR←IDRDAR←AC1DDR←DMAC1←AC0+DDRPCout,IARinIM读,IDRin,PC+1IDRout,IRin指令译码R1out,Xout,+,AC1inAC1out,DARinDM读,DDRinAC0out,DDRout,+,AC1in解法2：用指令周期流程图描述。左边为指令周期流程图，右边为所需微命令信号序列。第七章7.6©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.77.7某CPU的主频为4MHz，各类指令的平均执行时间和使用频度如下表所示。（1）试计算该CPU的速度（单位用MIPS表示）；（2）若上述CPU主频提高为6MHz，则该CPU的速度又为多少？©2012ComputerOrganizationGroup.Allrightsreserved.第七章7.7题解：⑴平均指令执行时间=0.6×35%