计算机组成与体系结构复习要点

第一章计算机系统概述★计算机硬件组成：五大部分，运算器、控制器、存储器、输入设备和输出设备。★计算机系统的层次结构：计算机是十分复杂的软、硬件组合而成的系统。从功能上可划分为多级层次结构，该层次结构目前有7层：应用层、高级语言层、汇编语言层、操作系统层、指令系统层、微体系结构层、数字逻辑层。★软件与硬件的逻辑等价性。第二章数字电路基础和计算机中的逻辑部件&ABZ≥1ABZ1AZ&ABZ≥1ABZ&≥1ABCDZ&≥1ABCDZ=1ABZ与非门或非门异或门与或门与或非门★组合逻辑电路的设计组合逻辑电路的设计过程可分为以下4步：①根据设计的逻辑电路要求写出真值表。②根据真值表写出逻辑表达式。③化简或优化逻辑表达式。④选用相应的逻辑门实现逻辑电路。例：举重比赛有三个裁判，一个是主裁判A，两个是副裁判B和C。杠铃完全举上的裁决由每个裁判按一下自己前面的按钮来决定。只有两个以上裁判（其中必须有主裁判）判明成功时，表示成功的灯才亮。试设计此逻辑电路。第三章数据表示、数据运算算法和逻辑电路实现★定点数的机器码表示及补码加减运算P9710例：写出下面两组数的原码、反码和补码，并用变形补码（双符号位补码）计算每组数的和、差，并说明运算结果是否溢出。①X＝0.1101，Y＝-0.0111②X=10111101，Y＝－00101011第四章计算机中的运算部件★运算部件的主要功能是对数据进行算术逻辑运算。★运算部件通常包括两种类型的运算器：定点运算器与浮点运算器。★定点运算器主要完成对定点数的算术运算、逻辑数据的逻辑运算；浮点运算器主要完成对浮点数的算术运算。★定点运算器主要由以下几部分构成：☞算术与逻辑运算部件（ALU）☞通用寄存器组☞若干专用寄存器（特殊寄存器）☞多路选择器☞总线★浮点数的表示及浮点加法运算。P12613例：假设X＝0.0110011×211，Y＝0.1101101×2-10，现要求：①若浮点数阶码用4位移码、尾数用8位原码表示（均含符号位），写出X、Y的浮点数表示。②计算X＋Y第五章指令系统★指令系统：一台计算机中所有机器指令的集合，称为这台计算机的指令系统。★一条指令由两部分内容构成：操作码字段和地址码字段。★指令中用到的操作数可以来自：CPU中的通用寄存器、内存中的存储单元、外设端口。第六章计算机的控制部件★控制器的基本功能就是控制程序的正确执行。即按照指令序列逐条进行取指令、分析并执行指令的工作。★控制器的基本组成包括程序计数器（PC）、指令寄存器（IR）、指令译码器（ID）、脉冲源及启停线路、时序信号产生部件和操作控制信号产生部件。★根据设计方法不同，操作控制信号产生部件可分为三种类型：①组合逻辑型②存储逻辑型③组合逻辑与存储逻辑结合型★控制器的全部设计都是围绕着指令系统来进行的。★在采用微程序控制的计算机中，一条机器指令对应一个微程序，这个微程序是由若干条微指令序列组成的。因此一条机器指令所完成的操作是由若干条微指令来解释和执行的。★机器指令存放在主存中，是提供给编程者的最小单位；而微指令存放在控制存储器中，是实现控制器的一种硬件手段，对程序员来说是“透明”的。★微指令是由操作控制字段与顺序控制字段组成的。★操作控制字段的设计方法有三种：直接表示法、编码表示法和混合表示法。第七章多级结构的存储器系统和主存★衡量存储器主要有三个指标：容量、速度、位价格。★目前的计算机系统通常采用高速缓冲存储器(Cache)、主存储器、辅助存储器的三级存储层次来构成存储系统。★主存储器由RAM及ROM两类存储器构成。它是CPU可以直接访问的存储器。★CPU与Cache之间的数据交换是以字为单位，而Cache与主存之间的数据交换是以块为单位，一块是由若干个字组成的。★目前计算机系统中，Cache的地址映象方式主要有三种：全相联、直接映象和多路组相联映象。★Cache命中率hh=Nc/(Nm+Nc)，其中Nc为在一个程序执行期间，由Cache完成的存取总次数，Nm为由主存完成的存取总次数。★Cache/主存系统的平均(等效)访问时间tata=htc+(1-h)tm，其中tc表示Cache的访问时间，tm表示主存的访问时间。例CPU执行一段程序时，Cache完成存取次数为1900次，主存完成存取的次数为100次，已知Cache的存取周期为50ns，主存存取周期为250ns，求Cache的命中率及Cache/主存系统的平均访问时间。★主存储器的设计就是指用半导体芯片构成所要求容量的存储器，并且将该存储器与CPU连接起来。★用多个存储器芯片构成一个存储器的方法主要有位扩展法、字扩展法和字位同时扩展法。例某机器中，CPU的地址总线为A0～A15，双向数据总线为D0～D7，控制总线中与主存有关的信号有（访存），R/（读/写）。其主存地址空间分配如下：0000H～3FFFH为系统程序区，由只读存储器芯片组成，8000H～FFFFH为系统程序工作区及用户程序区。现要求用8K×8的ROM芯片及RAM芯片设计该机的主存。请给出：①地址译码方案。②该主存与CPU的连接。MREQW例：已知某机器配有一个8K×8的ROM区及一个16K×8的RAM区，ROM区的起始地址为0000H，RAM区的起始地址为8000H；CPU地址总线为A15～A0，数据总线为D7～D0，与存储器访问有关的信号为R/W及MREQ（存储器访问）；假设可用的ROM芯片为8K×8，其芯片除地址及数据端外，还有一片选端CS；可用的RAM芯片为8K×8，其芯片除地址及数据端外，还有一片选端CS及写信号端WE。现要求：①需ROM及RAM芯片各多少？②给出ROM区及RAM区的地址范围（用16进制数表示）。③画出该存储器的逻辑图（应包括与CPU的连接）。第九章输入输出系统★输入输出系统的基本功能是选择外围设备，并在选定的外设与主机之间进行信息传输。★从功能上可将总线分为数据总线、地址总线及控制总线。★总线的基本接口电路是三态逻辑门电路。★在总线上进行一次数据传送要经历4个阶段：总线请求阶段、寻址阶段、数据传送阶段、结束阶段。★可采用两种方式对端口进行编址：单独编址与统一编址。★★主机与外设之间的数据传送控制方式有五种：程序直接控制方式、程序中断方式、DMA方式、通道方式、外围处理机方式。★中断处理过程是由硬件和软件结合来完成的。★DMA方式中，数据传送是由DMAC控制进行的。★通道方式中，数据传送是由通道控制完成的。例:某总线在一个总线周期中并行传送4个字节的数据。假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，求总线带宽是多少？若一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，求总线带宽。第十章流水线技术★流水线的时空图表示时间空间0t1t2t3t4t5t6t7t812345111222333444555★流水线的性能指标主要有：吞吐率（TP）、加速比（S）和效率（E）。TknTPTTkS0个流水段的总时空区个任务占用的时空区knE例：流水线由4个流水段组成，每个段的延迟时间均为∆t，当连续输入10个任务后，间隔5个∆t又连续输入10个任务，如此周期性地工作，求此流水线的吞吐率、加速比及效率。解：先画出流水线的时空图。时间空间0t1t2t3t4t5t6t7t812345111222333444555666677778888999910101010t10t9t11t12t13t14t15112输入：12345678910512ttEttSttTPTTk144104141047514100例：用一条4段浮点加法器线性流水线计算8个浮点数的和。Z＝A＋B＋C＋D＋E＋F＋G＋H要求计算其吞吐率、加速比和效率。求阶差对阶尾数加规格化t1t2t3t4解：为避免数据相关，可将算式写为：Z＝[(A+B)+(C+D)]+[(E+F)+(G+H)]其时空图如下：时间空间规格化尾数加对阶求阶差加数加数ABDCFEHGA＋BC＋DG＋HE＋FE+F+G+HA+B+C+DZ5432176111222333444555666777123456715131412111098