触发器的电路结构和工作原理

5.3触发器的电路结构和工作原理5.3.1主从触发器5.3.2维持阻塞触发器*5.3.3利用传输延时的触发器5.3.4触发器的动态特性E5.3触发器的电路结构和工作原理1.锁存器与触发器CPCP锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的E5.3触发器的电路结构和工作原理11TGTGTG2QCCCTG1DC主锁存器11TGTGTG4QQCCCTG3C从锁存器QCP1CCG1G4G3G2主锁存器与从锁存器结构相同1.电路结构5.3.1主从触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同2.由传输门组成的CMOS边沿D触发器工作原理：TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:11TGTGTG2QCCCTG1DC主锁存器11TGTGTG4QQCCCTG3C从锁存器QG1G4G3G2C=1，C=0，Q跟随D端的状态变化，使Q=D。CP1CC工作原理：(2)CP由0跳变到1:11TGTGTG2QCCCTG1DC主锁存器11TGTGTG4QQCCCTG3C从锁存器QG1G4G3G2C=0，C=1，CP1CC触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号TG3导通，TG4断开——从锁存器Q的信号送Q端。TG1断开，TG2导通——输入信号D不能送入主锁存器。主锁存器维持原态不变。。≥1TGTGTG2CCCTG1DC≥1TGTGTG4QQCCCTG3C1G31≥1≥1G11111RDSDCP1CCG4G22.典型集成电路74HC/HCT74中D触发器的逻辑图74HC/HCT74的功能表DSQDSDR1nQLHH↑HHHLL↑HHQn+1DCPHH××LLHL××LHLH××HLQDCP输出输入DRSC11DRSC22DR1SD1RD1CP1D1Q1Q2SD2RD2CP2D2Q2Q国标逻辑符号74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D功能触发器5.3.2维持阻塞触发器1.电路结构与工作原理C置0维持线响应输入D和CP信号根据确定触发器的状态RSG1&CPQ1&G2G3&&&G5Q2Q3SRG4Q4DG6QQ&4CP=0011DDG1&CPQ1&G2G3&&&G5Q2Q3SRQ4DG6QQ&2、工作原理Qn+1=QnD信号进入触发器,为状态刷新作好准备Q1=DQ4=DD信号存于Q44当CP由0跳变为101DDG1&CPQ1&G2G3&&&G5Q2Q3SRGQ4DG6QQ&100DDDQn1在CP脉冲的上升沿，触法器按此前的D信号刷新4当CP=1在CP脉冲的上升沿到来瞬间使触发器的状态变化D信号不影响、的状态，Q的状态不变RSG1&CPQ1&G2G3&&&G5Q2Q3SRGQ4DGQQ&101置1维持线置0阻塞线11002.典型集成电路-----74LS74&CP&&&&DQQ&SDRDSC11DRSDRDCPDQQDQtSUtHtWtPLHCPtPHLTcminQtPHLtPLH5.3.4触发器的动态特性C11DQQDC动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。建立时间保持时间脉冲宽度传输延时时间传输延时时间Q保持时间tH：保证D状态可靠地传送到Q建立时间tSU：保证与D相关的电路建立起稳定的状态，使触发器状态得到正确的转换。最高触发频率fcmax：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。触发脉冲宽度tW：保证内部各门正确翻转。传输延迟时间tPLH和tPHL：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间5.4.1D触发器5.4触发器的逻辑功能5.4.2JK触发器5.4.3SR触发器5.4.4D触发器功能的转换5.4.2T触发器5.4触发器的逻辑功能不同逻辑功能的触发器国际逻辑符号1DC1QQ＞DCPD触发器1JC11KQQ＞JCPKJK触发器1TC1QQ＞TCPT触发器1SC11RQQ＞SCPRRS触发器5.4.1D触发器1.特性表QnDQn+10000111001112.特性方程Qn+1=DD=1D=0D=0D=1013.状态图3.状态转换图翻转10011111置111010011置000011100状态不变01010000说明Qn+1QnKJ1.特性表1nnnQJQKQ2.特性方程01001101J1KQn0000111105.4.2JK触发器J=0K=×J=×K=0J=1K=×J=×K=101JK1234567CP例5.4.1设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示试画出输出端Q的波形。设触发器的初始状态为0。Q5.4.3T触发器特性方程状态转换图特性表nQ1nQ011101110000TnnnQTQTQ1T=1T=1T=0T=0011TC1QQ＞TCP逻辑符号4.T′触发器QQ＞CPC国际逻辑符号特性方程nnQQ1时钟脉冲每作用一次，触发器翻转一次。5.4.4SR触发器1.特性表2.特性方程3.状态图QnSRQn+1000000100101011不确定100110101101111不确定nnQRSQ1SR=0（约束条件）S=0R=×S=×R=0S=1R=0S=0R=1015.3.4D触发器功能的转换1.D触发器构成JK触发器QKQJDQQ&1&≥11DC1CPJKQQ1DC1CP组合电路DKJ1nnnQJQKQQn+1=D2.D触发器构成T触发器QTQTQTDQn+1=DnnnQTQTQ1QQ1DC1=1TCPQQ1DC1TCP=QQ1DC1CP组合电路DT3.D触发器构成T'触发器QQ1DC1CPQn+1=DnnQQ1nQDCPQ二分频锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。触发器按逻辑功能分类有D触发器、JK触发器、T（T'）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。小结