基于FPGA的数字电子时钟

基于FPGA的数字电子时钟第1章绪论数字化是电子设计发展的必由之路已成为共识。在数字化的道路上，我国电子设计技术的发展经历了，并将继续经历许多重大的变革与飞跃、从应用SSI通用数字电路芯片构成电路系统，到广泛地应用MCU(微控制器或单片机)，它使得电子系统的智能化水平在广度和深度上产生了质的飞跃。MCU的广便应用并没有抛弃SSI的应用，而是为它们在电于系统中找到了更合理的地位。随着社会经济发展的延伸、各类新型电子产品的开发为我们提出了许多全新的课题和更高的要求。FPGA在EDA基础上的广泛应用．从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但这是—种更高层次的循环，应是一次否定之否定的运动，它在更高层次上容纳了过去数字技术的优秀部分，对MCU系统将是—种扬弃，但在电子设计的技术操作和系统构成的整体上却发生质的飞跃。如果说MCU在逻辑的实现上是无限的话，那么高速发展的FPGA不但包括了MCU这一特点，并兼有串、并工作方式和高速、高可靠性以及宽口径适用等诸多方面的特点、不仅如此，随着EDA技术的发展和FPGA在深亚微米领域的进军、它们与MCU、MPU、DSP、A／D、D／A、RAM和ROM等独立器件问的物理与功能界限正日趋模糊。以大规模集成电路为物质基础的EDA技术终于打破了软硬件之间最后的屏障，使软硬件工程师们有了共同的语言[1]。1.1课题背景电子产品随着技术的进步，更新换代速度可谓日新月异。不同行业层出不穷的技术需求，使得对配套电子系统或部件的功能、可靠性、集成度、成本、设计周期的要求日益提高。随着时间的推移，科学研究与技术开发行为日益市场化，而远非纯粹的学术行为，这要求设计工作必须在较短的时间内出色完成，技术人员感到工作压力越来越大。显然，采用传统的电子设计手段完成复杂电子系统设计显得越来越力不从心了，传统的电子设计与现实手段受到极大的挑战。如果在激烈的技术产品竞争中仍沿用老办法，很可能在激烈的竞争中处于被动落后的境地，例如，当设计比较复杂的电子系统时，要等到做完全部硬件试验才开始设计印制电路板，这样，设计周期必然会相应拉长，即使设计出印制电路板来，也很难保证它的电气连接全部正确、各个元器件参数合理以及完善基于FPGA的数字电子时钟的电磁兼容性能，如果需要设计实现的数字电路部份规模较大，仍习惯地利用中、小规模数字集成芯片实现，电路的集成度和可靠性在许多应用场合会受到很大限制，甚至根本无法满足需求。作为电路主体的器件，特别是集成电路器件功能越来越强大，集成度越来越高，传统设计方式已难以胜任。EDA即电子设计自动化，英文全称ElectronicDesignAutomation，EDA技术是以计算机为工作平台，以EDA软件工具为开发环境，以硬件描述语言为设计语言，以可编程器件为实验载体，以芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。EDA技术满足了提高设计规模、质量和效益的需要。目前，电子产品开发领域的竞争十分激烈，其产品的市场周期越来越短，这意味着电子产品的设计开发周期必须大大缩短，没有高效率的设计手段是无法参与市场竞争的。EDA工具的优势体现在复杂电路系统的设计上，其设计效率远远高于人工设计，而且可按照事先规定的设计规则随时进行检查，及时提醒设计者出现的设计失误，设计质量得到保障，这自然会缩短周期、降低成本、提升竞争力，从而最大限度地提高经济效益。EDA技术是以计算机科学和微电子技术发展为先导，汇集了计算机图形学、拓扑逻辑学、微电子工艺与结构等多种学科的先进技术，它是在计算机工作平台产生的电子系统设计应用技术。EDA技术随着计算机、集成电路和电子系统设计的发展，经历了计算机辅助设计CAD、计算机辅助工程设计CAE和电子设计自动化EDA3个发展过程。EDA技术融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。EDA软件在电子行业的应用也越来越广泛，但和发达国家相比，我国的电子设计水平仍然存在着相当大的差距，随着经济全球化，中国已走入WTO，随着加入WTO，电子行业将会受到较大的冲击。但我国许多从事电子设计工作的人员对EDA软件并不熟悉，因此需提高电子设计在电脑方面应用的水平。1.2硬件描述语言硬件描述语言（HardwareDescriptionLanguage）是硬件设计人员和电子设计自动化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用ＶerilogHDL或VHDL建模的复杂数字逻辑进行基于FPGA的数字电子时钟仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后，用于制造ASIC芯片或写入CPLD和FPGA器件中。随着PC平台上的EDA工具的发展，PC平台上的VerilogHDL和VHDL仿真综合性能已相当优越，这就为大规模普及这种新技术铺平了道路。目前国内只有少数重点设计单位和高校有一些工作站平台上的EDA工具，而且大多数只是做一些线路图和版图级的仿真与设计，只有个别单位展开了利用VerilogHDL和VHDL模型（包括可综合和不可综合）的进行复杂的数字逻辑系统的设计。随着电子系统向集成化、大规模、高速度的方向发展，HDL语言将成为电子系统硬件设计人员必须掌握的语言[3]。1.2.1VHDL语言VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage，超高集成电路硬件描叙语言)诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE(TheInstituteofElectricalandElectronics)的一种工业标准硬件描叙语言。VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻辑芯片的应用设计。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL的程序特点是将一项工程设计，或称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端口）和内部（或称为不可视部分，即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。在对一个设计实体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。VHDL具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计[3]。1.2.4VHDL设计中电路简化问题的探讨[8]随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的VHDL设计方法正越来越广泛地被采用。但是VHDL设计是行为级的设计所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是根据VHDL的语法规则对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译、优化，基于FPGA的数字电子时钟通过仿真工具进行逻辑功能仿真和系统时延的仿真。用VHDL进行集成电路的设计，牵涉到对VHDL语言的使用方法和对设计的理解程度。本文讨论了以下几个简化和优化电路设计的3个值得注意的方面：（1）在用VHDL进行设计中要注意避免不必要的寄存器描述。（2）在编写程序前要先对整个设计进行较深入的了解，科学的划分设计，多设想几种方案再进行比较，用多个较少位数的单元取代较多位数的单元。（3）在延时要求不高的情况下，可提取逻辑电路公因子，把它分解成含有中间变量的多级电路。1.2.6用EDA方法设计数字系统的灵活性[10]用EDA方法设计数字系统，就是以硬件描述语言为系统逻辑描述的主要手段完成计数器设计文件，再运用EDA开发软件，对设计文件自动地完成逻辑编译、化间、分割、综合及优化逻辑仿真。直到对特定目标芯片的适配编译、逻辑映射和编程下载。在本文中是以EDA技术中的ISP软件为开发平台，来说明EDA方法设计数字系统的灵活性。1、设计输入方式的灵活性，使用EDA方法设计数字系统可以按照设计要求和硬件描述语言的语法规则编写输入文件，而把其余的大部分工作留给计算机完成，真正体现了EDA方法的优点。尤其是设计复杂的数字系统或者需要改动系统功能时，设计效率可成倍提高，EDA方法的优越性就会更加突出；2、功能仿真的灵活性，用EDA方法设计数字系统是同一个测试向量可以对任何一种设计输入方式产生的源文件进行仿真，而不许要单独编写测试文件；3、功能扩展的灵活性，在数字系统设计输入过程中，用EDA方法实现了硬件设计软件化，所以改动源文件的内容即可改变系统功能，使其扩展为复杂度更高的数字系统。1.3设计指标设计一个基于FPGA的数字电子时钟的具体化技术指标如下。1：电子钟基本功能设计目标数字钟能进行正常的时、分、秒计时,小时计时要求为12进制循环,分和秒计时要求为60进制循环。2：电子钟扩展功能设计目标基于FPGA的数字电子时钟整点报时：要求逢整点报时,在59′59″即到整点时,扬声器发出最后一声整点报时。校时：校正时间，能够通过手动按键来调整时间，实现校时功能，具有闹钟功能。1.4本文工作详细分析课题任务，对数字系统设计的历史和现状进行分析，并对数字秒表的VHDL设计原理进行了深入的研究，并将其综合。本文设计了一个基于FPGA的数字秒表，设计选用ALTERA公司的FPGA芯片FLEX10K系列的EPF10K10LC84-4，在开发软件Protel进行输入、编译、综合、仿真并下载到在系统可编程实验板中测试实现。信号源是由实验板上的时钟信号经分频而得到的0.01秒信号。而我采用了EDA技术,整个设计仅分两步:首先，在Protel开发工具中,先用VHDL语言分别编写出以上几个模块的文本文件(称为底层文件),并将它们分别转换成相应的器件,然后分别进行时序仿真,每个器件的时序仿真结果与设计要求一致；然后，再将这几个模块共相关芯片按电路设计图连接起来，形成顶层文件后进行整个系统的综合,并将整个数字秒表作为一个器件进行时序仿真。仿真完成后，将程序下载到大规模可编程逻辑器件EPM7128SLC84-15中，确定引脚的功能，即可实现数字电子时钟的芯片化。基于FPGA的数字电子时钟第2章EDA设计方法及其应用传统的电路设计方法都是自底向上进行设计的，也就是首先确定可用的元器件，然后根据这些器件进行逻辑设计，完成个模块后进行连接，最后形成系统。而基于EDA技术的设计方法则是自顶向下进行设计的，也就是首先采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行描述和定义，结合多层次的仿真技术，在确保设计的可行性于正确的前提下，完成功能确认。然后利用EDA工具的逻辑综合功能，进行逻辑映射及布局布线，在利用产生的仿真文件进行包括功能和时序的验证，以确保实际系统的性能[5]。2.1分析方法在基于EDA技术的系统设计最重要的环节——在系统的基本功能或行为级上对设计的产品进行描述和定义时，我们是采用自顶向下分析，自底向上设计。所谓“自顶向下分析”就是指将数字系统的整体分解为各个系统和模块，若子系统规模较大，则还需将子系统进一步分解为更小的子系统和模块，层层分解，直至整个系统中各个子系统关系合理、并便于逻辑电路级的设计和实现为止。图2.1是一个自顶向下设计的结构分解图。所谓“自底向上设计”，就是在自顶向下分析建立各种设计模型的基础上，先进行低层模块的设计，完成低层模块设计后再进行高一层次的设计，依次类推，直到完成顶层的设计为止。采用该方法进行分析和设计时，高层设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细的描述在下一层次说明，最底层的设计才涉及具体的寄存器和逻辑门电路等方式的描述[6]。采用自顶向下的设计方法有如下优点：⑴自顶向下设计