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SDRAM&DDRstevenSDRAM篇DDR是SDRAM的升级版物理Bank与位宽CPU数据总线的位宽称之为物理Bank(PhysicalBank)的位宽P-Bank是SDRAM及以前传统内存家族的特有概念每个内存芯片也有自己的位宽,一般SDRAM芯片位宽最高也就是16bit,常见的则是8bit,对于16bit芯片,需要4颗(4×16bit=64bit)逻辑Bank(L-Bank)SDRAM的内部是一个存储阵列,一个阵列就如同一张表格,然后这个表格由行和列来确定一个存储单元。这一张表格就是一个逻辑Bank(LogicalBank简称L-Bank)。现在一般的SDRAM有4个L-Bank一个bank就是一张表芯片位宽经常听到说4bit、8bit、16bit的内存颗粒,这就是内存芯片的数据位宽。体现在接口上就是DQ数据总线的位数。具体指:一个存储单元的里存放的数据量,4bit位宽表示一个L-Bank里的一个存储单元内容是个4bit的数据。10101111SDRAM外部管脚SDRAM芯片内部组织结构128Mbit(32M×4)SDRAM内部结构图SDRAM芯片初始化SDRAM芯片内部还有一个逻辑控制单元,并且有一个模式寄存器为其提供控制参数。初始化就是对控制逻辑核心进行初始化。初始化重点是:模式寄存器设置(MRS)这一步骤。SDRAM读写先给行地址,再同时给列地址和读写命令CPU如果是写SDRAM,则在给列地址时,同时给数据CPU如果是读SDRAM,在给列地址后,等待一会儿,从数据线上读取数据行有效列有效(列读写)在SDRAM中,行地址与列地址线是共用的WE#写状态信号,有效时为写信号,WE#无效时,就是读取命令SDRAM基本操作命令tRCD参数定义在发送列读写命令时必须要与行有效命令有一个间隔,RAStoCASDelay(RAS至CAS延迟)是根据芯片存储阵列电子元件响应时间(从一种状态到另一种状态变化的过程)所制定的延迟。广义的tRCD以时钟周期(tCK,ClockTime)数为单位,比如tRCD=2,就代表延迟周期为两个时钟周期SDRAM的读CL(CASLatency,CAS潜伏期):从CAS与读取命令发出到第一笔数据输出的这段时间,以为时钟周期数为单位。存储单元中的电容容量很小,所以信号要经过放大来保证其有效的识别性要有一个准备时间才能保证信号的发送强度(事前还要进行电压比较以进行逻辑电平的判断)数据被触发后,经过一定的驱动时间才最终传向数据I/O总线进行输出可读,这时间是tAC(AccessTimefromCLK,时钟触发后的访问时间)tAC的单位是ns,对于不同的频率各有不同的明确规定,但必须要小于一个时钟周期,否则会因访问时过长而使效率降低。CL(CAS潜伏期)与tAC(时钟触发后访问时间)SDRAM的写数据写入的操作也是在tRCD之后进行,但此时没有了CL突发长度突发(Burst)是指在同一行中相邻的存储单元连续进行数据传输的方式,连续(列)的数量就是突发长度(BurstLengths,简称BL)•在MRS阶段除了要设定BL数值之外,还要具体确定读/写操作的模式以及突发传输的模式:突发读/突发写;突发读/单一写。•突发传输模式代表着突发周期内所涉及到的存储单元的传输顺序:顺序传输、交错传输。SDRAM芯片的预充电与刷新预充电L-Bank关闭现有工作行,准备打开新行的操作就是预充电(Precharge),可自动也可命令。预充电命令之后,要过一段时间才能允许发送RAS行有效命令打开新的工作行,这间隔称为tRP(PrechargecommandPeriod,预充电有效周期)刷新DRAM要不断进行刷新(Refresh)才能保留住数据与预充电中重写的操作一样,都是用S-AMP先读再写刷新速度就是:行数量/64ms刷新操作分为两种:自动刷新(AutoRefresh,简称AR)与自刷新(SelfRefresh,简称SR)AR在刷新过程中,所有L-Bank都停止工作,而每次刷新所占用的时间为9个时钟周期(PC133标准),之后就可进入正常的工作状态、SR则主要用于休眠模式低功耗状态下的数据保存数据掩码为了屏蔽不需要的数据,人们采用了数据掩码(DataI/OMask,简称DQM)技术在读取时,被屏蔽的数据仍然会从存储体传出,只是在“掩码逻辑单元”处被屏蔽对于4bit位宽芯片,两个芯片共用一个DQM信号线,对于8bit位宽芯片,一个芯片占用一个DQM信号,而对于16bit位宽芯片,则需要两个DQM引脚。SDRAM官方规定,在读取时DQM发出两个时钟周期后生效,而在写入时,DQM与写入命令一样是立即成效。SDRAM的结构、时序与性能的关系影响性能的主要时序参数影响性能是并不是指SDRAM的带宽,频率与位宽固定后,带宽也就不可更改了有三个参数对内存的性能影响至关重要,它们是tRCD、CL和tRPtRCD决定了行寻址(有效)至列寻址(读/写命令)之间的间隔CL决定了列寻址到数据进行真正被读取所花费的时间tRP则决定了相同L-Bank中不同工作行转换的速度三种寻址可能PH:PageHit,页命中;要寻址的行与L-Bank是空闲的,也就是说该L-Bank的所有行是关闭的,此时可直接发送行有效命令,数据读取前的总耗时为tRCD+CLPFH:PageFastHit,页快速命中;要寻址的行正好是前一个操作的工作行,行已经处于选通有效状态,直接发送列寻址命令,数据读取前的总耗时仅为CLPM:PageMiss,页错失;要寻址的行所在的L-Bank中已经有一个行处于活动状态(未关闭),这种现象就被称作寻址冲突,此时就必须要进行预充电,再对新行发送行有效命令。耗时就是tRP+tRCD+CL。PFH是最理想的寻址情况,PM则是最糟糕的寻址情况各自机率:PHR——PHRate、PFDR——PFHRate、PMR——PMRateDDRSDRAMDDRSDRAM全称为DoubleDataRateSDRAM,中文名为“双倍数据流SDRAM”在原有的SDRAM的基础上改进而来DDR的基本原理DDRSDRAM读操作时序图数据的传输在CLK与CLK#的交叉点进行多了两个信号:CLK#与DQSDDR内存芯片的内部结构图存储单元的容量是芯片位宽的一倍差分时钟CK#的作用,并不能理解为第二个触发时钟,而是起到触发时钟校准的作用数据选取脉冲(DQS)主要用来在一个时钟周期内准确的区分出每个传输周期,并便于接收方准确接收数据(它是双向的)它就是数据的同步信号,为了保证接收方的数据选择读取时:DQS与数据信号同时生成(在CK与CK#的交叉点)tAC:数据真正出现在数据I/O总线上相对于DQS触发的时间间隔,对于DDR266,tAC的允许范围是±0.75ns,对于DDR333,则是±0.7ns写入时芯片不再自己生成DQS,而以发送方传来的DQS为基准,并相应延后一定的时间在写入时,以DQS的高/低电平期中部为数据周期分割点,而不是上/下沿,但数据的接收触发仍为DQS的上/下沿写入延迟(tDQSS)写入延迟已经不是0了,在发出写入命令后,DQS与写入数据要等一段时间才会送达写入时接受方的时钟只用来控制命令信号的同步,而数据的接受则完全依靠DQS进行同步当CL=2.5时(上图可点击放大),读后写的延迟将为tDQSS+0.5个时钟周期(图中BL=2)DDR-Ⅱ相对于DDR的主要改进DDR-Ⅱ内存结在DDR-Ⅱ内存中,内部时钟变成了外部时钟的一半构DDR-Ⅱ的新操作与新时序设计片外驱动调校(OCD,Off-ChipDriver)OCD的作用在于调整DQS与DQ之间的同步,以确保信号的完整与可靠性片内终结(ODT,On-DieTermination)ODT就是将终结电阻移植到了芯片内部,主板上不在有终结电路它在很大程度上减少了内存芯片在读取时的I/O功率消耗,并简化了主板的设计,降低了主板成本END
本文标题:SDRAM&DDR解读
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