-Allegro原理图设计教程

原理图设计简介本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。一．建立一个新的工程在进行一个新的设计时，首先必须利用ProjectManager对该设计目录进行配置，使该目录具有如下的文件结构。ProjectdirectoryProjectfile包含了该设计的所有配置信息。如文件名称，所用的文件库等。包含了该设计所用到的所有库文件的路径。designlibrary该目录下存放原理图等相关信息。Designdirectory下面举例说明：启动ProjectManagerOpen:打开一个已有Project.New:建立一个新的Project.点击New如下图：cadence将会以你所填入的projectname如：myproject给projectfile和designlibrary分别命Project_name.cpmcds.libworklibDesignProject此处添入你的工程名如：myproject名为myproject.cpm和myproject.lib点击下一步AvailableLibrary：列出所有可选择的库。包括cadence自带库等。ProjectLibrary：个人工程中将用到的所有库。如myproject_lib点击下一步点击下一步此处添入你的设计名如：mydesign点击Finish完成对设计目录的配置。为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。其中：libcdma目录为IS95项目所用的器件库。libcdma1目录为IS95项目之后所用的器件库。每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：\libcdma,D：\libcdma1...*注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。下面介绍如何将共享库加入到自己的工程库中。点击Edit编辑cds.lib文件。添入以下语句:definelibcdmad:\libcdmadefinelibcdma1d:\libcdma1则库libcdma,libcdma1被加入AvailiableLibrary项内。如下图：点击Setup点击Add依次将库libcdma,libcdma1加入右边自己的工程库中。另：可通过右端Up,Down键排列库的优先级。以上的准备工作完成后，即可进入Concept-HDL环境进行原理图的绘制。二．原理图的设计点击DesignEntry进入Concept-HDLConcept-HDL是Cadence的电路原理图设计输入环境，下图为Concept---HDL的目录结构：如：mydesignPage1.csa:第1页原理图的ASCII描述Page1.csb:第1页原理图的二进制描述Page1.csv:第1页原理图的ASCII连接文件Verilog.v:按verilog仿真格式存放的设计网表在concept中电路原理图的设计流程如下：YNY放置元器件（Addingparts）添加属性（Property,Attribute）定义信号名（addsingnal_name）连线（addingwires）存盘（save,saveas）完成原理图输入否Design_nameSch_1worklib下面就流程的各个部分做简单介绍。◎1.Addingparts使用Component---add命令在原理图中加元器件。▲注意：为避免调出的元器件连线错位。栅格设置：栅格为50mil栅格显示为100mil首先应放入公司的标准图框（libcdma\FrameA1---A4,A4plus），再在图框内添加所需器件。其中介绍两个命令：▲Version----改变元器件符号版本▲Section----指定逻辑元器件在物理封装中的位置。并显示pin_number.如下图：▲Replace------元件替换。指用一个元件替换图中的另一个元件。由于涉及到出料单的问题。放置器件（尤其是分立元件）时请按照《CDMA硬件部原理图设计规范》去做。对含有PPT信息的器件(PPT表包含有器件的材料代码和封装信息)，可以按下图，选择以Physical方式从PPT中调入器件。◎2.Addingwiresa.使用Wire----Draw命令可在连线的同时，对该线网加信号名。▲靠近需要连线的元件管脚处，使用shift+right键可以准确快捷地捕捉pin脚并连线。b.使用Wire----Route命令可自动完成点到点连线。◎3.NamingwiresConcept—HDL可以通过相同信号名自动建立两个线网的连接关系。使用Wire----signame命令可标记一根线网使用Text----change命令改正和重新命名信号名。a.总线总线的信号名格式为〈msb..lsb,msb指总线的昀高位。Lsb指总线的昀低位。当为某根线网定义了总线格式的信号名后,该线将自动加粗，有别于单根信号线。▲Bustap:给拆分出的总线各信号线编号，以便定义每条信号线的连接关系。b.逻辑低在concept—HDL中，信号名加后缀---＂*＂表示逻辑低信号。◎4.添加属性（Property,attribute）指给元件和信号线添加各种属性。下面仅介绍几个通常给元件添加的属性。a.LOCATION:定义逻辑元件的物理封装编号。如d1,r5,l3…b.JEDEC_TYPE:定义了一个逻辑元件的物理封装。原理图中如无此定义或pack_type定义，则采用元件的缺省封装。c.POWER_GROUP:定义元件的可替换电源。如：power_group=vddh=vcc3.3vd.PNUMBER:添入Step2000内的材料代码。如：PNUMBER=材料代码值▲Display----Attachments:显示属性依附关系。▲Text----Reattach:属性的重新连接。可通过此命令给属性重新指定附属实体。◎5.其它便捷作图命令▲Group----组操作。用好group命令可以提高画图效率。a.在原理图中框出要定义为一个组的所有元素。b.使用Group----CopyAll（Copy）或Move命令对该组进行操作。需要注意的是CopyAll命令可将元件，连线以及连线属性全部复制，而Copy无法复制连线属性。◆如果你想跨页拷贝，可新建一个窗口，重复a,b两个步骤，将要复制的组拷入新建窗口内。◆为使图纸清晰，干净。有时需隐藏一些属性。如：path，可使用Goup--Create--ByExpression并输入path，再选择Group—PropertyDisplay—Invisible即可。▲GlobalFind----查找命令。你可以通过某个元器件序号或某个网络名在复杂的原理图中将之迅速定位。如下图查找D10.或选择Net框，通过网络名，即可快速定位该网络。如下图：◎6.存盘完成原理图的绘制后，将原理图存盘。三.用Checkplus工具，对原理图进行检查。回到ProjectManager窗口，选择Tools---Checkplus.如下图：添入$location或location选择其中不同项，可对原理图进行相应检查，如上图即可检查单节点等。当发生错误时，再回到Concept-HDL环境，使用Tools---Markers对错误进行定位并改之。三．层次化设计：随着电路设计逐渐趋于模块化以及设计复杂性的提高，层次化设计越来越多地被采用。层次化设计就是采用模块的方法，将一个设计嵌入到另一个设计中。这样设计出的原理图层次清晰，而且由模块描述的电路，更容易被复制和重新利用。它的文件目录结构如下：worklibtop（顶层设计）sch_1module1sym_1sch_1module2sym_1sch_1进行层次化设计需注意以下事项：1．.sch和.sym文件名必须相同。如：module1.sch和module1.sym2．.sch图中的I/O信号名必须和相应的.sym图中的管脚名相同。3．I/O信号必须具有如下端口符号：InportOutportIoport▲▲注意：上述三个端口符号与出入页信号OFFPAGE是两种不同的符号。4．在层次化设计中，有三种不同的信号类型：Local：局域信号在一个模块设计中是唯一的。不同模块中的相同信号名并不相连。Global：全局信号用于不同模块中的相同功能管脚（如：电源，地）之间的连接。通常表示为：信号名\G。Interface：I/O信号，用于告诉其他模块（或设计），这些信号通过端口符号连接在原理图中。5．为区别原理图器件符号和模块符号，模块符号统一使用下图所示式样：通过一个简单实例介绍产生层次化设计的两种方法：例如：top设计中包含有一个名为module1的模块module1的原理图设计1．TOP-DOWN方法A．产生顶层原理图TOP.SCH.1.1:a.在top.sch.1.1原理图中使用Block---add添加代表模块的符号block1,用Block----rename命令将其改名为module1用Block----strecth改变其大小,如下图：topmodule1b.用Block----addpin给其添加pin其中：Inputpin：A,ENOutputpin：B如下图：c.完成该页原理图后，选择File---saveB.产生模块module1的原理图：a.File----Open点击Open,进入module1.sch.1.1编辑环境,如下图：b.绘制module1的原理图：▲注意：module1.sch图中的信号名必须和相应的module1中的管脚名相同。c.选择File----save此时即通过TOP—DOWN方法完成一个层次化设计。当你重新打开顶层原理图（即top.sch.1.1），双击module1模块即会进入下一层原理图。（即:module1.sch.1.1）。2．DOWN-TOP方法module1做为cellA.生成底层设计,如上图（MODULE1.SCH.1.1）B.生成模块符号。在Concept-HDL环境中选择Tools---GenerateView,并点击Generate即产生module1的模块符号,如下：C.在顶层原理图中，调入module1模块符号，如下图：D.完成顶层原理图后，存盘。此处选sym_1此处选symbol此时即用DOWN—TOP方法完成一个层次化设计,也可通过双击顶层模块进入下层设计。四．用Packager—XL生成网表文件。Packager--XL的输出文件示意图如下：Pstback.dat:反标注文件。Pxl.log:报告文件。Pstchip.dat:原理图中元件的物理封装说明。Pstxprt.dat:逻辑元件与其物理元件之间对应关系的文件。Pstxnet.dat:网表文件。Pxl.state:状态文件。Pxl.mkr:错误定位文件。在Concept---HDL环境下，点击File---ExportPhysical。或ProjectManager环境中按DESIGNSYNC按钮。并选择ExportPhysical.如下图：Packager----XlPxl.mrkPstback.datPxl.log…Pstchip.datPstxprt.datPstxnet.datPxl.stateAllegro若package成功,将生成网表文件。否则，修改错误直至打包成功。五．BackAnnotate----反标注在packager完成后和pcb板完成后，一般要对电路原理图进行反标注，以使pcb与原理图保持一致。经过反标后，软件会自动给每个元器件赋予一个序号。如$location=d1…,无需手工给元器件加序号。六．PackagerUtilities1.Tools---PackagerUtilities---BillOfMaterial生成料单.2.Tools---PackagerUtilities---NetlistReport可查看网表。