D触发器设计-课程设计

1目录设计目的…………………………………………………………………3D触发器概述……………………………………………………………3D触发器数字前端设计………………………………………………3用与非门构成D触发器的方案………………………………………5由传输门构成D触发器的方案………………………………………10D触发器方案讨论选择…………………………………………………16D触发器版图设计………………………………………………………17D触发器工艺流程………………………………………………………21设计总结…………………………………………………………………222一．设计目的通过D触发器从前端硬件描述、功能仿真、逻辑综合到后端原理图绘制、仿真及版图设计，应掌握以下几点：1.在数字集成电路的前端设计过程中，能熟练地使用硬件描述语言对相关逻辑单元进行硬件描述。2.在集成电路设计过程中，能够对编写的代码进行功能仿真及逻辑综合，同时在此过程中能较为熟练地使用QuartusII、Modelsim及Sypnlifypro。3.掌握D触发器工作原理，门级电路组成及设计。4.在集成电路方面，学会利用Cadence软件完成给定功能的集成电路原理设计与特性模拟，按版图规则完成版图设计，并确定相应的制造工艺流程；掌握版图布局规划、单元设计和布线规划的知识。5.在工艺器件方面，学会利用集成电路工艺和器件技术的计算机辅助设计软件（Silvaco-TCAD）对器件的设计与分析，并确定相应的制造工艺流程及相应参数的测试。二．D触发器概述D触发器是现在数字集成电路设计中最基本的逻辑单元之一，对于一些复杂的带有时序功能的逻辑器件，D触发器器是这些器件的基本逻辑单元，所以，对于D触发器的前后端的设计是整个数字集成电路的基础。D触发器一般为边沿触发，电平触发器的主从触发器工作时，必须在正跳沿前加入输入信号，如果在CP高电平器件输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到钱一瞬间加入输入信号。这样，输入端受干扰的时间就会大大缩短，受干扰的可能性就见地了。边沿D触发器也称为维持-阻塞边沿D触发器。三．D触发器数字前端设计1.D触发器的VerilogHDL设计在数字集成电路设计过程中，对电路的描述在具备了硬件描述语言之后就变得更加的简单了。以下则是用verilogHDL编写的D触发器的源代码：moduled_ef(clk,D,Q);inputclk;inputD;outputQ;regQ;always@(posedgeclk)begin3Q=D;endendmodule2.D触发器在Modelsim上的仿真（1）D触发器测试代码的编写，测试代码如下：`timescale1ns/100psmoduled_ef_tb();regclk;regD;wireQ;always#50clk=~clk;initialbeginclk=0;D=0;#100D=1;#20000$stop;endd_efu(.clk(clk),.D(D),.Q(Q));endmodule（2）D触发器在Modelsim上面的仿真波形图图一：D触发器的功能仿真图由上图可以看出，在时钟的作用下，D输入端处于高电平时，当在时钟的上升沿处，输出端将会随着输入端的变化而变化，这是符合设计要求的，故前端的代码设计正确。同时应该注意的是此电路应当为D触发器的基础电路，在这里没有设计复位端。（3）D触发器的逻辑综合在前端设计过程中，综合对于电路的性能起着至关重要的作用，所以综合这一步，现在的EDA厂家都做了很多投入，综合结果也更加的优化，对于设计人员来说，这是一个很大的利好。现在的综合工具有QuartusII自带的和Sypnlifypro等，由于D触发器本身就是一个很简单的逻辑单元，所以这里就选用平时比较常用的QuartusII的综合工具进行相关的综合。以下是用QuartusII综合出来的D触发器的RTL级视图：4图二：用QuartusII综合出来的D触发器至此，整个D触发器的前端设计就基本完成了，虽然其中省略了一些步骤，但是整体的设计是完整而深入的。但是，由上图可以看出，综合工具只能将D触发器综合到RTL级，对于物理层级并不能完整的呈现出来。所以接下来，应该将研究重点放在D触发器的物理层的设计上。四．用与非门构成D触发器的方案1.由与非门构成的D触发器的电路结构D触发器可由六个与非门组成，实现上升沿触发器的D触发器，能实现边沿触发的主要原因是因为其中的两条馈线，由下图可得：图三：由与非门构成的D触发器原理图根据电路图作如下分析：1)CP=0时，由于G3、G4门封锁，触发器状态不可能改变。2)在CP=1期间、CP上升沿及CP下降沿时用表1加以说明。5表1.CP变化时各门的情况可见，触发器在CP脉冲作用后的次态与D信号相同，即：Qn+1=D。在CP=1期间，有维持和阻塞作用，使触发器接收信号和状态翻转稳定可靠。上升沿D触发器的逻辑图和逻辑符号如图1、图2所示。该触发器由六个与非门组成，其中G1、G2构成基本RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路。图四：边沿D触发器逻辑图2.D触发器设计原理SD和RD接至基本RS触发器的输入端，分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS触发器的路径；该反馈6线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。3.D触发器相关表达方式（1）状态转移表达式：Qn+1=D（2）状态转移图及波形图：D=110D=0图五：状态转移图图六：D触发器波形图4.与非门D触发器晶体管级的转化（1）三输入与非门的原理图设计。在cadence上根据已学到的数字CMOS集成电路知识，对三输入与非门进行原理图的设计，在这里将使用w=3u，l=500n的NMOS管和w=6u，l=500n的PMOS管，通过调用analogLib库中的pmos4和nmos4以及相关的端口，能得到以下电路原理图：7图七：三输入与非门原理图（2）三输入与非门的仿真。a．原理图激励源的添加。在此步骤中，为电路添加一个VCC=5V的电源，为A添加一个脉冲为100ms，周期为200ms的脉冲信号，为B添加一个脉冲为150ms，周期为300ms的脉冲信号，为C添加一个脉冲为200ms，周期为400ms的脉冲信号。电路图如下：8图八：三输入与非门仿真电路b.三输入与非门仿真波形如下：图九：三输入与非门的仿真波形从上图可以看出，该波形满足三输入与非门的要求。（3）三输入与非门的封装。为了更好地利用三输入与非门绘制D触发器，必须对三输入与非门进行封装，这样将使D触发器的电路图变得简单。封装以后的三输入与非门如下：图十：封装以后的三输入与非门（4）由三输入与非门构成的D触发器电路图。根据以前学过的数字电路可得该电路的原理图，根据原理图可设计如下的电路：9图十一：由三输入与非门构成的D触发器到这里，由三输入与非门构成的D触发器的从原理图到晶体管级的设计全部结束。五．用传输门构成D触发器的方案1.传输门D触发器的整体结构通过传输门实现一个主从D触发器，将会用到两个传输门和四个反向器，其基本的原理图如下：图十二：传输门D触发器的原理图2.传输门D触发器的原理分析如图十二。当CP的上升沿到达时,TG1截止,TG2导通,切断了D信号的输入,由于G1的输入电容存储效应,G1输入端电压不会立即消失,于是Q、Q~在TG1截止前的状态被保存下来;同时由于TG3导通、TG4截止,主触发器的状态通过TG3和G3送到了输出端,使Q=D(CP上升沿到达时D的状态),而Q~=D~。在CP高电平期间,Q=D,Q-=D-的状态一直不会改变,直到CP下降沿到达时,TG2、TG3又截止,TG1、TG4又导通,主触发器又开始接收D端新数据,从触发器维持已转换后的状态。可见,这种触发器的动作特点是输出端的状态转换发生在CP的上升沿,而且触发器所保持的状态仅仅取决于CP上升沿到达时的输入状态。正因为触发器输出端状态的转换发生在CP的上升沿(即CP的上升沿),所以这是一个CP上升沿触发的边沿触发器,CP上升沿为有效触发沿,或称CP上升沿为有效沿(下降沿为无效沿)。103.传输门D触发器的晶体管级实现(1)传输门的原理分析图十三：传输门原理图原理如下：传输门（TG）是一种传输模拟信号的模拟开关。CMOS传输门由一个P沟道和一个N沟道增强型MOS管并联而成，如下图2所示。设它们的开启电压|VT|=2V且输入模拟信号的变化范围为0V到+5V。为使衬底与漏源极之间的PN结任何时刻都不致正偏，故T2的衬底接+5V电压，而T1的衬底接地。传输门的工作情况如下：当C端接低电压0V时T1的栅压即为0V，vI取0V到+5V范围内的任意值时，TN均不导通。同时,TP的栅压为+5V，TP亦不导通。可见，当C端接低电压时，开关是断开的。为使开关接通，可将C端接高电压+5V。此时T1的栅压为+5V，vI在0V到+3V的范围内，TN导通。同时T2的棚压为-5V，vI在2V到+5V的范围内T2将导通。由上分析可知，当vI＜+3V时，仅有T1导通，而当vI＞+3V时，仅有T2导通当vI在2V到+3V的范围内，T1和T2两管均导通。进一步分析还可看到，一管导通的程度愈深，另一管的导通程度则相应地减小。换句话说，当一管的导通电阻减小，则另一管的导通电阻就增加。由于两管系并联运行，可近似地认为开关的导通电阻近似为一常数。这是CMOS传输出门的优势所在。(2)传输门晶体管级的实现a.传输门晶体管级电路设计在cadence软件上进行原理图的设计，这里采用一个w=3u，l=500n的NMOS管和一个w=6u，l=500n的PMOS。对于在设计完成之后，电路图如下：11图十四：传输门晶体管级电路b.传输门在cadence软件上的仿真根据设计要求，放置一个5V的VCC作为该电路的电压源，在C输入端口放置一个脉冲为100ms，周期为200ms的激励源，在in输入端口放置一个脉冲为150ms，周期为300ms的激励源。然后启用模拟环境，在模拟环境下用仿真工具进行相关的仿真。仿真波形图如下：图十五：传输门的仿真波形c.传输门的封装为了更好的设计D触发器，使整个电路图看起来更加的整洁，这里需要对传12输门进行封装，下图为封装后的封装图：图十六：传输门的封装图（3）反相器的设计a.反相器的原理图设计利用cadence软件自带的analogLib库，调用里面的NOMS及PMOS，然后对相关参数进行修改，对于NMOS，w=3u，l=500n；对于PMOS，w=6