专用集成电路6-Calibre和Diva

6、版图验证工具专用集成电路设计ASICDesignIC设计的基本知识版图验证工具Diva版图验证工具CalibreOutline定制（Custom）全定制（Full-Custum）半定制（Semi-Custum）可编程逻辑器件（PLD）ASIC设计基于包（Cell-Based）线性陈列（LinearArrays）门陈列（GateArrays）FPGACPLDASIC设计方法分类：1、IC设计的基本知识本课程的内容本节课内容全定制设计流程Diva是IC5141工具中主要工具之一。本课程用到的IC5141中的主要工具有：ComposeEditor（电路图设计工具）VirtuosoLayoutEditor（版图设计工具）Diva（版图验证工具）AnalogArtist（电路模拟工具）等可完成在线的DRC，LVS和LPE任务IC5141是Cadence公司开发的用于全定制集成电路设计的主要工具平台。目前它在全定制集成电路设计领域居行业领先地位。USR3表示是第三版修订。IC5141USR3功能强大。2、版图验证工具Diva版图验证包括下列几个主要步骤：设计规则检查DRC（DesignRuleCheck）版图寄生参数抽取LPE（LayoutParasiteExtract）版图与电路对照验证LVS（LayoutVersusSchematic）等Cadence公司开发的版图验证工具：Diva和DraculaDiva（DesignInteractiveVerificationAutomation）是Cadence的版图编辑工具Virtuoso中集成的交互式版图验证工具，使用方便、操作快捷，很适合中小规模单元的版图验证。Dracula（吸血鬼）是Cadence的一个独立的版图验证工具，按批处理方式工作，功能十分强大，目前是完整芯片验证的标准，但掌握起来难度高。为了保证设计的版图能被正确制造出来，流片厂家会根据工艺定义很多设计规则，例如最小间距、线宽、最小孔径等。DRC是对版图进行全面的设计几何规则的检查（DesignRuleCheck）。DRC能保证版图符合流片厂家的要求，保证版图在工艺线上确实可以做出来。如果不作这一步验证的话，就有可能发生线条在光刻过程中被刻断等情况，从而导致流片失败。DRC操作：（1）设计规则检查DRCdiva设计规则文件使用的工艺库名称若DRC通过，在CIW窗口，可看到“Totalerrorsfound:0”字样。若DRC没通过，即是版图不符合设计规则，在版图中会高亮显示错误。也可参看CIW命令解释窗口里的错误提示。最常见的错误有：1）器件的工艺尺寸不一致，导致版图的网格不对齐而导致出现错误。2）版图中的多晶硅或金属1等线，在连接处没有连接起来，或是在连接处不平整有凹角。这时可用快捷键s进行伸缩，将以上错误改正。对于初学者，建议在画版图时，画一步就DRC检查一次，这样有助于及时发现错误。多加练习，积累经验！LVS是版图的电路网表与电路图的网表进行对比检查，所以必须在进行LVS之前先对版图进行电路网表抽取。用提取出的版图网表与电路图网表进行LVS检查。LPE（LayoutParasiteExtract）的任务就是对版图进行寄生参数抽取，获得包括各种寄生参数的电路网表。LPE操作：（2）版图寄生参数抽取LPE提取开关名设为”空”diva提取规则文件使用的工艺库名称提取版图网表后，在“LibraryManager”窗口里的view栏里将会出现新生成的“extracted”项。打开extracted视图，可看到类似下图所示的抽取视图。这是反相器版图中抽取出的extracted图。反相器的抽取视图（3）版图与电路对照验证LVSLVS的任务是证明这个版图就是想要的那一个，也就是说证明这个版图实现的功能与电路图描述的逻辑功能完全一致。LVS操作：diva的LVS规则文件电路图版图工艺库名LVS运行成功后，将出现如下图所示的窗口。但是要提醒大家，这仅表示LVS运行成功，并不是说明LVS通过的意思。点击LVS窗口中的“Output”，打开LVS运行报表，如图所示。如果有图中所示的一行，则说明从版图抽取的电路网表与电路图是相匹配的，即通过了LVS。LVS后出现的窗口有这一行，才算LVS通过LVS运行报表3、版图验证工具CalibreCalibre是Mentor公司开发的物理验证工具。Calibre工具可完成DRC、LVS和LPE等版图验证任务。目前，Calibre工具已经被众多设计公司、单元库、IP开发商和晶圆代工厂采用，作为深亚微米集成电路的主要物理验证工具。Calibre工具已经被集成到Cadence公司的VirtuosoLayoutEditor设计环境中，可在IC5141中直接调用，也可单独使用。Calibre工具已被集成到Cadence公司的VirtuosoLayoutEditor设计环境中,可直接调用。（1）设计规则检查DRCCalibreDRC用于版图的设计规则检查，具有高效能、高容量和高精度，还具有足够的弹性，即便是系统芯片包含有设计方法差异极大的模拟与数字电路，也可以方便地进行验证。Calibre的DRC操作：选择运行设置文件第一次运行Calibre的DRC时，这个运行设置文件drc_runset是一个自己新建的空文本。不用写入什么，只要选中它即可。选择你的规则文件路径选择你的DRC运行目录这样，前面那些选择文件路径设置将会自动存入drc_runset文本中。这样方便以后DRC时就不用重新设置文件路径了。现在可以点“RunDRC”运行DRC：（2）版图与电路对照验证LVS选择运行设置文件lvs_runset这与DRC操作相似选择你的LVS规则文件路径选择你的LVS运行目录然后，保存lvs_runset文件，操作方法与前面保存drc_runset文件一模一样。这步操作是选择从电路导出网表，让这个导出的网表与版图生成的网表进行LVS。然后就可以点“RunLVS”运行LVS。LVS通过(3)寄生参数抽取PEX选择PEX运行设置文件pex_runset，操作步骤与DRC，LVS相同。规则文件同LVS输出格式设为CALIBREVIEW第一次，这里三个选项都选中，出现CalibrefinishedwithError:SIGABRT错误第二次，选中第二、三个选项，出现CalibrefinishedwithError:SIGABRT错误第三次，仅选中最后一个选项RunPEX运行三次按如图选择后，并点OKView中出现了calibreADEforPost-layoutSim选择Setup-Enviroment…ADEforPost-layoutSim加入关键语句在schematic之前加入calibre之后在ADE中再运行仿真