《VHDL实用教程》完整版【汉语版】-14第十二章

杭州康芯电子有限公司235KONXINKONXIN第12章VHDL设计平台使用向导器第12章VHDL设计平台使用向导本章所介绍的VHDL设计平台主要包括目前流行的一些支持VHDL的EDA工具软件内容涉及VHDL程序在这些平台上的编辑编译综合仿真适配配置编程/下载和硬件调试等常规操作技术EDA工具软件的应用应该是VHDL语言学习的重要组成部分可以说如果离开了EDA工具VHDL的学习和应用只能是一句空话作为实用VHDL更应注重对VHDL程序设计进行综合后的效果以及在硬件仿真和测试过程中对VHDL设计的功能验证及系统硬件可行性的确认正如前面曾提到过的普通的计算机编程语言的最终实现目标仍是软件代码因此对一个软件程序可行性的确认只需通过在CPU中运行软件的调试测定即可而最后可用的目标代码也只需利用编译工具直接获得然而VHDL设计的最终目标远非仅为编译后的可进行行为仿真的代码也不是适配后的可用于时序仿真的代码VHDL设计的最终目标是实现于硬件系统ASIC或FPGACPLD中能忠实反映最初VHDL软件设计全部功能的实用系统而EDA工具正是实现这一目标的必要条件从这个意义上讲VHDL的学习应当是一个多层次的过程它除了包括学习VHDL软件程序设计外还应包括多种形式的仿真技术的学习可综合的优化VHDL程序的设计EDA工具的使用IP核应用技术的掌握以及各种FPGA/CPLD芯片的实用技术优化综合控制技术下载配置技术硬件仿真测试技术边界扫描测试技术ASIC设计技术和PLD的接口等技术的掌握本章介绍3种目前较为流行和实用的EDA工具软件以适应不同读者的需要这些软件主要是基于PC平台的面向FPGA和CPLD或ASIC设计比较适合于学校教学项目开发和相关的科研鉴于篇幅所限这些软件更详细的用法如综合和适配的控制方法图形编辑方法多种硬件描述语言的混合使用方法更详细的仿真方法EDA工具间更详细的接口技术以及不同目标芯片的配置/编程方法等需参阅电子科技大学出版社出版有关书籍§12.1ispVHDL使用向导用VHDL进行ispLSI器件的应用设计需要VHDL仿真器VHDL综合器和ispLSI器件逻辑适配器当然也可以不用VHDL仿真器而只用门级仿真器在PC机上VHDL仿真器可采用ModelTechnology公司的ModelSim仿真支持VHDL和VerilogVHDL综合器可采用Synplicity公司的Synplify综合器支持VHDL和Verilog器件适配器可采用Lattice公司的ispEXPERTCompiler在此将上述EDA工具236VHDL实用教程`软件的组合称为ispVHDL设计套件利用它进行ispLSI应用设计的EDA流程如图12-1所示图12-1中的ModelSimPE/Plus4.7h不带有编辑器一般可先用Synplify的VHDL编辑器创建VHDL或Verilog源程序或者用其它的编辑器如UltraEdit来创建源程序ispEXPERTCompiler原名为ispDS+1998年更名功能有所增强并可支持更多的器件和更多的第三方EDA工具12.1.1ispLSI系列介绍ispLSI系列CPLD是美国Lattice公司的主要产品目前的产品容量规模是1千5万门ispLSI系列包括ispLSI1K/2K/2KE/3K/5K/6K/8K等七个子系列其中ispLSI2KE/5K/8K是1998年新推出的三个子系列性能大幅度提高已能支持2.5V电压ispLSI1K/E使用了Lattice的E2CMOS和在系统可编程技术适于设计高速和高集成的逻辑电路64192个宏单元速度特性为91125MHzispLSI2KE是SupperFast®子系列工作频率可达200MHz32128个宏单元ispLSI3K系列增加了对边界扫描测试的支持速度可达125MHzVHDL语言文本ModelSim功能仿真Synplify综合优化ispEXPERTCompiler优化适配ModelSim时序仿真ISPDaisyChainDownload下载到芯片中图12-1ispLSIEDA设计流程ispLSI5K是SuperWide®系列支持32位和64位宽度的逻辑函数提供68个输出端的逻辑块允许逻辑设计者设计和开发现代逻辑系统而不增加延迟ispLSI5KV是Lattice第二代3.3VispPLD256512个宏单元1.2万2.4万个PLD门速度可达125MHz完全支持JTAG接口I/O输出支持5V3.3V和2.5V信号ispLSI8K属SuperBig®系列是目前工业界所能获得的容量最大的CPLD480840个宏单元7201152个寄存器2500043750个PLD门12.1.2ispVHDL设计套件介绍1ModelSimModelSim是ModelTechnology公司的著名产品支持VHDL和Verilog的混合仿真ModelTechnology现在已经是MentorGraphics公司的子公司使用ModelSim可以进行三个层次的仿真即RTL寄存器传输层次Functional功能和Gate-Level门级RTL级仿真仅验证设计的功能没有时序信息功能级是经过VHDL综合器综合后针对特定目标器件生成的VHDL网表进行仿真而门级仿杭州康芯电子有限公司237KONXINKONXIN第12章VHDL设计平台使用向导真是经过布线器适配器后对生成的门级VHDL网表进行的仿真此时在VHDL网表中含有精确的时序延迟信息因而可以得到与硬件相对应的时序仿真结果ModelSimVHDL支持IEEE1076-1987和IEEE1076-1993标准ModelSimVerilog基于IEEE1364-1995标准在此基础上针对OpenVerilog标准进行了很大的扩展此外ModelSim支持SDF1.02.0和2.1以及VITAL2.2b和VITAL952SynplifySynplify是一个FPGA和CPLD逻辑综合工具是Synplicity公司的著名产品Synplicity现在是Cadence的子公司Synplify支持工业标准的Verilog和VHDL硬件描述语言能以很高的效率将它们的文本文件转换为高性能的面向流行器件的设计网表Synplify在综合后还可以生成VHDL和Verilog仿真网表以便对原设计进行功能仿真Synplify具有资源共享优化功能含符号化的FSM有限状态机编译器以实现高级的状态机优化并有一个内置的语言敏感的编辑器Synplify的编辑窗口可以在HDL源文件中高亮显示综合后的错误以便能够迅速定位和纠正所出现的问题Synplify具有图形调试功能在编译和综合后可以以图形方式观察结果有两种图形即RTL图Technology图RTL图形方式是经过编译还没有综合的结果Synplify能将VHDL文件转成RTL图形的功能这十分有利于VHDL的速成学习Synplify能够生成针对以下公司器件的网表ActelAlteraLatticeLucentPhilipsQuickLogicVantis(AMD)和XilinxSynplify支持VHDL1076-1993标准和Verilog1364-1995标准3ispEXPERTCompilerispEXPERTCompiler是Lattice公司的适配器Fitter可以支持多种第三方EDA工具生成的网表EDIF文件ispEXPERTCompiler支持Lattice公司ispLSI1K/2K/3K/5K/6K器件的适配在适配后能够生成VHDL网表文件Verilog网表文件以及EDIF网表文件可供设计者用于精确的时序仿真ispEXPERTCompiler中集成了时序分析器图形化的引脚锁定编辑控制窗以及高性能的优化适配器支持EDIFPLA和LAF三种设计输入方式可以与第三方VHDL工具配合使用目前支持ViewlogicSynopsysSynplicityAldecVeriBestOrCADCadenceMentorGraphics和ExemplarLogic等公司的EDA工具并支持Lattice公司最新的ispLSI2KEispLSI5KV和ispLSI8K系列器件12.1.3ispVHDL设计向导这里以设计和测试一个4位二进制计数器为例展示用VHDL设计ispLSI应用的基本过程和上述各种软件的使用向导读者若能循步仿练可在短期内熟悉设计全过程4位二进制计数器的VHDL源程序如下程序12-1238VHDL实用教程`LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCnt4bISPORT(CLK:INSTD_LOGIC;Q:BUFFERINTEGERRANGE0TO15);ENDCnt4b;ARCHITECTUREoneOFCnt4bISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENIFQ=15THENQ=0;ELSEQ=Q+1;ENDIF;ENDIF;ENDPROCESS;ENDone;在正式设计之前需利用DOS或Windows为此设计单独建立一个目录如在D盘建一目录假设D盘可用D:\ISPEXAM对于以下每一设计都必须首先为它建立一单独的目录1编辑VHDL源程序Cnt4b.vhd首先在Windows98中选择开始￠Synplicity￠Synplify菜单运行Synplify进入Synplify界面如后面图12-10所示后选择File￠New菜单在弹出的对话框中选择HDLFile将上文的源程序输入到当前打开的文件编辑窗口中然后选择File￠Save菜单在弹出的窗口中将文件保存在刚才建的目录D:\ISPEXAM中文件可取名图12-2ModelSim环境Directory对话框为Cnt4b.vhdSynplify中的VHDL文件取名可以是任意的通过选择菜单Tools￠SyntaxCheck来对当前正在编辑的源程序进行语法检查直到无语法错误为止保存修改结果注意在文件存盘后文件中的关键词都会变成蓝色否则说明此关键词写错关闭此文件编辑器这时将回到如图12-10所示的窗口如果需要对此设计进行行为仿真可直接进行下一段的操作如果不打算行为仿真而希望直接进入综合可跳过此段从第3段利用Synplify对Cnt4b.vhd进行逻辑综合开始对于小系统设计一般不必进行行为仿真功能仿真/时序仿真和硬件仿真就足够了杭州康芯电子有限公司239KONXINKONXIN第12章VHDL设计平台使用向导2在ModelSim中对Cnt4b.vhd进行行为仿真在Windows中选择开始￠ModelTech￠ModelSim菜单运行ModelSim(1)在ModelSim环境中选择菜单File￠Directory如图12-2所示将当前操作目录切换到D:\ISPEXAM目录后面的相关操作都在这个目录中进行图12-3建立WORK库对话框(2)选择Library￠New菜单输入WORK建立以子目录为WORK的WORK库如图12-3所示WORK库是仿真时所必须的一个默认库仿真时所有需要的设计实体都必须编译到这个库中因此在编译之前要首先建立WORK库请参阅第3章如果此前已经在当前目录下建立了WORK库(子目录)则不需要这一步(3)选择File￠CompileVHDL菜单弹出如图12-4所示对话框图12-4源程序编译对话框选中Cnt4b.vhd然后按Compile按钮编译Cnt4b.vhd完成后点击Done按钮关闭编译对话框编译成功后设计实体Cnt4b及其所有结构体都以特殊格式自动存储到WORK库中以供后面仿真之用本例中设计实体Cnt4b只有一个结构体one被编译到了WORK库中请注意此编译文件仅供仿真不能用于综合(4)选择File￠Simulate系统弹出SimulateaDesign对话框如图12-5所示在对话框中用鼠标点中Entity图12-5VHDL源程序仿真对话框240VHDL实用教程`Cnt4b按确定按钮即可开始仿真过程一个实体可以对应多个结构体仿真时必须指定一个结构体如果是采用层次化设