2013年微机原理复习题及答案

2013年微机原理复习试题一、选择题1、DMAC向CPU发出请求信号，CPU响应并交出总线控制权后将（3)。反复执行空操作,直到DMA操作结束进入暂停状态,直到DMA操作结束进入保持状态,直到DMA操作结束进入等待状态,直到DMA操作结束2、有一个实时数据采集系统，要求10ms进行一次数据采集，然后进行数据处理及显示输出，应采用的数据传送方式为（3）。无条件传送方式查询方式中断方式直接存储器存取方式3、在数据传送过程中，数据由串行变并行，或由并行变串行的转换可通过（3）来实现。计数器寄存器移位寄存器D触发器4、8088CPU输入/输出指令可寻址外设端口的数量最大可达（4）个。12825616K64K5、CPU响应中断后，通过（4）完成断点的保护。执行开中断指令执行关中断指令执行PUSH指令内部自动操作6、并行接口芯片8255A具有双向数据传送功能的端口是（1）。PA口PB口PC口控制口7、8088CPU处理动作的最小时间单位是（2）。指令周期时钟周期机器周期总线周期8．堆栈是内存中（3）。先进先出的ROM区域后进先出的ROM区域先进先出的RAM区域后进先出的RAM区域9、计算机中广泛应用的RS-232C实质上是一种（4）。串行接口芯片串行通信规程（协议）串行通信接口标准系统总线标准10、高速缓冲存储器（CACHE）一般是由（1）芯片组成。SRAMDRAMROMEPROM11、鼠标器是一种（3）。手持式的作图部件手持式的光学字符识别设备手持式的座标定位部件手持式扫描器12、传送速度单位“bps”的含义是（2）。bytespersecondbitspersecondbaudpersecondbillionbytespersecond13、在以查询方式与I/O端口交换数据时，外设准备好的状态信息是通过（）提供给CPU进行查询的。数据总线地址总线控制总线中断请求线14、CPU与某个外设交换信息时，通常需要有以下一些信号（）。数字量，开关量，状态信号数据，控制，状态模拟量，控制，状态信号模拟，数字，状态信号15、在DMA工作方式时，CPU交出总线控制权，而处于（）状态。等待暂停保持中断处理16、8088/8086CPU有一个与存储器完全独立的空间供连接输入/输出(I/O)设备使用，占有的I/O地址空间最大可达（）。256字节512字节64K字节128K字节17、在用端口寻址方式寻址外设的CPU中，区分对外设还是对内存操作是由()决定的。软件包数据线控制线地址线18、8088/8086在响应可屏蔽中断请求时（）。INTA输出一个负脉冲，将中断类型码从AD0～AD7读入INTA输出两个负脉冲，在第二个负脉冲时读取中断类型码INTA输出一个负脉冲后，进行一次I/O读周期，读取中断类型码INTA输出一个负脉冲，同时提供I/O读控制信号，读中断类型码19、并行接口芯片8255A工作于选通方式时，通常作为控制和状态的端口是（）。PA口PB口PC口控制口20、CPU对两个无符号8位二进制数进行减法运算后，结果为00001101；且进位位为“1”，溢出位为“1”，符号位为“0”，此结果的十进制数应为（）13-13-243溢出21、堆栈是用于（）。存放CPU寄存器的内容数据高速存取存放常数表格存放常用子程序22、8088/8086CPU中程序计数器（PC）中存放的是（）。指令指令地址操作数操作数地址23、CPU用减法指令对两个补码表示的带符号数6BH（被减数）和0C7H（减数）进行减法运算后，标志位CF、SF和OF分别为（）。0，0，00，1，11，0，01，1，124、串行接口芯片8251A在接收过程中，通常用以向CPU申请中断是引脚（）。DCRTXRDYRXDRXRDY25、在DMA控制方式下由（4）控制数据传送。CPU软件存储器管理部件专用硬件控制器26、在微型机中，往往将外设的状态作为一种数据输入，CPU的控制命令作为一种数据输出，为了将控制、状态与数据信息区分开，往往采用（3）进行分别传送。不同的信号线不同的控制开关不同的端口地址不同的中断服务子程序27、CPU响应DMA请求后，由于（3），所以，一旦DMA结束，CPU可以立即继续执行原程序。IP内容进栈受保护IP和所有寄存器内容进栈受保护.CPU进入保持状态，IP和所有寄存器内容保持不变IP内容进栈保护，所有寄存器内容因CPU进入保持状态保持不变28、系统有多个中断源，而只有单一中断请求线的情况下，为了能处理多重中断流程，在保护现场和中断服务之间必须加入（4）。屏蔽本级中断屏蔽低级中断屏蔽本级和低级中断屏蔽本级和低级中断，并开中断29、当多个外设同时产生中断时，CPU响应中断的顺序受（4）的影响。中断优先级中断允许标志中断屏蔽码中断优先级和中断屏蔽码30、异步串行传送的8位数为33H时，采用偶校验位1位，停止位1位，则串行口发送的幀信息为（2）。0001100110110001100110011001100010011001100131、指令周期是指（2）。CPU从主存中取出一条指令的时间CPU执行一条指令的时间CPU主频的倒数CPU主存中取出一个字节的时间32、PentiumII是带MMX技术的Pentium芯片，这里MMX技术是指（1）。多媒体技术多工作模式技术多路调制技术多存储管理技术33、CD-ROM光盘用表面的（1）来表示“0”和“1”。有无凹坑粗线不等材料不同有无通孔34、若（AL）=0C6H，（CL）=03H，执行指令SARAL，CL后，AL的内容为（4）。18H28H48H0F8H35、当CPU与外设工作不同步的情况下，只能采用（2）数据传送方式。无条件程序查询DMACPU与内存36、在用发光二极管（LED）作为微机的输出设备时，通常采用（1）输出信息。无条件方式查询方式中断方式DMA方式37、当采用（1）输入操作情况下，除非计算机等待数据准备好，否则无法传送数据给计算机。无条件传送方式程序查询方式中断方式DMA方式38、在大部分微型机中，往往将外设的状态作为一种数据输入，CPU的控制命令作为一种数据输出。为了将控制信息、状态信息与数据信息区分开，往往采用（3）进行分别传送。不同的信号线不同的控制开关不同的端口地址不同的中断服务子程序39、8088CPU在最小模式下对I/O进行读操作时，有效控制信号为（3）。RD低电平，WR三态，IO/M低电平RD三态，WR低电平，IO/M高电平RD低电平，WR三态，IO/M高电平RD三态，WR低电平，IO/M低电平40、24根地址线的寻址范围为（4）字节。64K1M4M16M41、在主存储器和CPU之间增设高速缓冲存储器Cache的目的是（2）。扩大主存储器的容量解决CPU与主存储器之间的速度匹配问题扩大CPU中通用寄存器的数量既扩大主存储器的容量又扩大CPU中通用寄存器的数量42、运算器的核心部件是（4）。加法器累加寄存器多路开关算逻运算单元43、若（AL）=84H，执行指令XORAL,AL后，AL的内容为（3）。84H7BH00H48H44、在串行数据通信接收端安装MODEM是为了（4）。把并行数据转换成串行数据把串行数据转换成并行数据把数字信号转换成模拟信号把模拟信号转换成数字信号45、8088/8086CPU响应一个可屏蔽硬件中断的条件是(4)。IF=0，INTR=0IF=0，INTR=1IF=1，INTR=0IF=1,INTR=146、直接存储器存取方式是一种由（3）执行I/O交换的传送方式。程序软件硬件中断47、在寄存器AX、BX中有两个带符号数A、B，利用CMPAX,BX指令比较两者的大小，若A＞B，则标志位的状态应是（1）。OF=1，SF=1OF=0，SF=1OF=1，SF=0CF=1，SF=048、当用多片8259A可编程中断控制器级联时，最大可构成（2）级优先中断管理系统，而无须外加电路。326412825649、8086/8088CPU经加电复位后，执行第一条指令的地址是（3）。00000HFFFFFHFFFF0H0FFFFH50、在用端口寻址方式寻址外设的CPU中，区分对外设还是对内存操作是由(3)决定的。软件包数据线控制线地址线51、CPU响应中断后，通过（4）完成断点的保护。执行开中断指令执行关中断指令执行PUSH指令内部自动操作52、常用的虚拟存储系统由（1）两级存储器组成主存—辅存CACHE—主存CACHE—辅存通用寄存器—主存53、RS-232C标准规定其逻辑“1”电平为（3）。-5V～0V0V～+5V-3V～-25V+3V～+15V54、8088CPU输入/输出指令可寻址外设端口的数量最大可达（4）个。12825616K64K55、用减法指令对两个补码表示的常数C7H（被减数）和6BH（减数）进行减法运算后，进位位CF，符号位SF，溢出位OF分别为（2）。1，0，00，0，10，1，00，0，056、Cache—主存层次是为了弥补（1）。主存速度的不足外存速度的不足主存容量的不足主存速度和容量的不足57、若现堆栈的栈顶地址为1782H：0F20H现从堆栈中弹出了2个字的数据后，则SS和SP的内容为（2）。1782H和0F22H1782H和0F24H1782H和0F1CH1782H和0F1EH58、8088/8086CPU在响应8259的中断过程中，连续执行两个INTA中断响应周期，第二个中断响应周期是（3）。读取8259中OCW3的内容读取8259中断屏蔽寄存器的内容读取中断类型码清除中断申请寄存器IRRi59、常用的模/数转换的方法有下列四种，若要求转换速度不高而抗干扰性能好，则应采用（2）。计数器式ADC双积分式ADC逐次逼近式ADC高速并行转换式ADC60、一个有16个字的数据区，它的起始地址为70A0H：9DF6H，它的最后一个字的存储单元的物理地址是（2）。10E96H7A814H7A818H10EB6H61、8086CPU通过（A）控制线来区分是存储器访问，还是I/O访问，当CPU执行INAL,DX指令时，该信号线为（B）电平。（1）A.M/B.C.ALED.N/(2)A.高B.低C.ECLD.CMOS62、n+1位有符号数x的补码表示范围为（B）。A.－2nx2nB.－2n≤x≤2n-1C.－2n-1≤x≤2n-1D.－2nx≤2n63、若要使寄存器AL中的高4位不变，低4位为0，所用指令为（B）。A.ANDAL,0FHB.ANDAL,0FOHC.ORAL,0FHD.ORAL0FOH64、下列MOV指令中，不正确的指令是（D）。A.MOVAX,BXB.MOVAX,[BX]C.MOVAX,CXD.MOVAX,[CX]65、中断指令INT17H的中断服务程序的入口地址放在中断向量表地址（C）开始的4个存贮单元内。A.00017HB.00068HC.0005CHD.0005EH66、条件转移指令JNE的条件是（C）。A.CF=0B.CF=1C.ZF=0D.ZF=167、在8086/8088CPU中，一个最基本的总线读写周期由（C）时钟周期(T状态)组成，在T1状态，CPU往总线上发（B）信息。⑴A.1个B.2个C.4个D.6个⑵A.数据B.地址C.状态D.其它68、8086有两种工作模式,最小模式的特点是（A）,最大模式的特点是（C）。⑴A.CPU提供全部控制信号B.由编程进行模式设定C.不需要8286收发器D.需要总线控制器8288⑵A.M/引脚可直接引用B.由编程进行模式设定C