UART-通用异步收发器的设计

综合课程设计实验报告院系：信息科学与工程学院学号：0400653104006525姓名：蓝渊明陈新明教师：张圣清时间：2010.01.151引言由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因素之一就是采用了硬件描述语言(HDL)描述电路系统。就FPGA和CPLD开发而言，比较流行的HDL主要有VerilogHDL、VHDL、ABEL-HDL和AHDL等，其中VHDL和VerilogHDL因适合标准化的发展方向而最终成为IEEE标准。下面的设计就是用VHDL来完成实现的。2．UART设计实例通常设计数字电路大都采用自顶向下将系统按功能逐层分割的层次化设计方法，这比传统自下向上的EDA设计方法有更明显的优势(当时的主要设计文件是电路图)。因为由自顶向下的设计过程可以看出，从总体行为设计开始到最终逻辑综合，形成网络表为止。每一步都要进行仿真检查，这样有利于尽早发现系统设计中存在的问题，从而可以大大缩短系统硬件的设计周期。UART（即UniversalAsynchronousReceiverTransmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。UART允许在串行链路上进行全双工的通信。串行外设用到的RS232-C异步串行接口，一般采用专用的集成电路即UART实现。如8250、8251、NS16450等芯片都是常见的UART器件，这类芯片已经相当复杂，有的含有许多辅助的模块（如FIFO），有时我们不需要使用完整的UART的功能和这些辅助功能。或者设计上用到了FPGA/CPLD器件，那么我们就可以将所需要的UART功能集成到FPGA内部。使用VHDL将UART的核心功能集成，从而使整个设计更加紧凑、稳定且可靠。本文应用EDA技术，基于FPGA/CPLD器件设计与实现UART。2.1.1UART结构UART主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。本设计主要设计UART中最重要的发送部分和接收部分图12.1.2UART的帧格式UART的帧格式如图2所示。图2发送数据过程：空闲状态，线路处于高电位；当收到发送数据指令后，拉低线路一个数据位的时间T，接着数据按低位到高位依次发送，数据发送完毕后，接着发送奇偶校验位和停止位（停止位为高电位），一帧资料发送结束。接收数据过程：空闲状态，线路处于高电位；当检测到线路的下降沿（线路电位由高电位变为低电位）时说明线路有数据传输，按照约定的波特率从低位到高位接收数据，数据接收完毕后，接着接收并比较奇偶校验位是否正确，如果正确则通知后续设备准备接收数据或存入缓存。由于UART是异步传输，没有传输同步时钟。为了能保证数据传输的正确性，UART采用16倍数据波特率的时钟进行采样。每个数据有16个时钟采样，取中间的采样值，以保证采样不会滑码或误码。一般UART一帧的数据位数为8，这样即使每个数据有一个时钟的误差，接收端也能正确地采样到数据。UART的接收数据时序为：当检测到数据的下降沿时，表明线路上有数据进行传输，这时计数器CNT开始计数，当计数器为24=16+8时，采样的值为第0位数据；当计数器的值为40时，采样的值为第1位数据，依此类推，进行后面6个数据的采样。如果需要进行奇偶校验，则当计数器的值为152时，采样的值即为奇偶位；当计数器的值为168时，采样的值为“1”表示停止位，一帧数据接收完成。2.2UART的设计与实现2.2.1UART分频器假设数据的波特率为p，则所需时钟的频率为16*p以波特率p为9600为例，系统时钟为60MHz代码如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitybaudisPort(clk,resetb:instd_logic;bclk:outstd_logic);endbaud;architecturebehavioralofbaudisbeginprocess(clk,resetb)variablecnt:integer;beginifresetb='1'then--resetb='1'时复位cnt:=0;bclk='0';elsifrising_edge(clk)thenifcnt=38thencnt:=0;bclk='1';--设置分频系数elsecnt:=cnt+1;bclk='0';endif;--ifcnt=72thenbclk='1';cnt:=cnt+1;--设置分频系数--elsifcnt103thencnt:=cnt+1;bclk='0';--elsecnt:=0;bclk='0';endif;--endif;--endif;endprocess;endbehavioral;2.2.2UART发送器UART发送模块的功能：接收到发送指令后，把数据按UART协议输出，先输出一个低电平的起始位，然后从低到高输出8个数据位，接着是可选的奇偶校验位，最后是高电平的停止位libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitytransferisgeneric(framlent:integer:=8);Port(bclkt,resett,xmit_cmd_p:instd_logic;--定义输入输出信号txdbuf:instd_logic_vector(7downto0):=11001010;txd:outstd_logic;txd_done:outstd_logic);endtransfer;architecturebehavioraloftransferistypestatesis(x_idle,x_start,x_wait,x_shift,x_stop);--定义个子状态signalstate:states:=x_idle;signaltcnt:integer:=0;beginprocess(bclkt,resett,xmit_cmd_p,txdbuf)--主控时序、组合进程variablexcnt16:std_logic_vector(4downto0):=00000;--定义中间变量variablexbitcnt:integer:=0;variabletxds:std_logic;-----#################################################variabletxdbuf_add:std_logic_vector(7downto0);variabletemp:std_logic;-------##################################################beginifresett='1'then--复位state=x_idle;txd_done='0';txds:='1';elsifrising_edge(bclkt)thenifxmit_cmd_p='1'thentemp:='1';endif;casestateiswhenx_idle=iftemp='1'thenstate=x_start;temp:='0';txd_done='0';txdbuf_add:=txdbuf+00000001;elsestate=x_idle;--状态1，等待数据帧发送命令endif;whenx_start=ifxcnt16=01110thenstate=x_wait;xcnt16:=01110;elsexcnt16:=xcnt16+1;txds:='0';state=x_start;endif;--状态2，发送信号至起始位whenx_wait=ifxcnt16=01110thenifxbitcnt=framlentthenstate=x_stop;xbitcnt:=0;elsestate=x_shift;endif;xcnt16:=00000;elsexcnt16:=xcnt16+1;state=x_wait;endif;--状态3，等待状态whenx_shift=txds:=txdbuf_add(xbitcnt);xbitcnt:=xbitcnt+1;state=x_wait;--状态4，将待发数据进行并串转换whenx_stop=ifxcnt16=01111thenifxmit_cmd_p='0'thenstate=x_idle;xcnt16:=00000;elsexcnt16:=xcnt16;state=x_stop;endif;txd_done='1';elsexcnt16:=xcnt16+1;txds:='1';state=x_stop;endif;--状态5，停止位发送状态whenothers=state=x_idle;endcase;endif;txd=txds;endprocess;endbehavioral;2.2.3UART接收器UART接收模块的功能：时时检测线路，当线路产生下降沿时，即认为线路有数据传输，启动接收数据进程进行接收，按从低位到高位接收数据libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityrecieverisgeneric(framlenr:integer:=8);Port(bclkr,resetr,rxdr:instd_logic;--定义输入输出信号r_ready:outstd_logic;rbuf:outstd_logic_vector(7downto0));endreciever;architecturebehavioralofrecieveristypestatesis(r_start,r_center,r_wait,r_sample,r_stop);--定义各子状态signalstate:states:=r_start;signalrxd_sync:std_logic;beginpro1:process(rxdr)beginifrxdr='0'thenrxd_sync='0';elserxd_sync='1';endif;endprocess;pro2:process(bclkr,resetr,rxd_sync)--主控时序、组合进程variablecount:std_logic_vector(3downto0);--定义中间变量variablercnt:integer:=0;variablerbufs:std_logic_vector(7downto0);beginifresetr='1'then--复位state=r_start;count:=0000;elsifrising_edge(bclkr)thencasestateiswhenr_start=ifrxd_sync='0'thenstate=r_center;r_ready='0';rcnt:=0;elsestate=r_start;r_ready='0';endif;--状态1，等待起始位whenr_center=ifrxd_sync='0'thenifcount=0100thenstate=r_wait;count:=0000;elsecount:=count+1;state=r_center;endif;elsestate