Verilog-HDL-七段数码管倒计时效果

实验三七段数码管倒计时效果一、实验目的和要求1、了解倒计时控制原理2、了解模块化设计方法3、掌握数字系统设计的方法4、通过仿真器观察输入输出波形，并能在FPGA开发板上实现七段数码管倒计时控制系统二、实验仪器1、计算机2、FPGA实验开发板三、实验内容（包括必要的步骤、原理，如状态图等）七段数码管倒计时程序代码：moduletop(rst,clk,out,sel,);inputrst;inputclk;outputsel，b;output[6:0]out;wireb;wire[3:0]data;divia1(clk,rst,b);countera3(b,rst,data);displaya2(data,out,sel);endmodulemoduledivi(clk,rst,newclk);inputclk;inputrst;outputnewclk;regnewclk;reg[30:0]count;always@(posedgeclk)beginif(!rst)begincount=0;newclk=0;//初始化endelsebegincount=count+1;if(count==25000000)beginnewclk=~newclk;count=0;endendendendmodulemodulecounter(clk,rst,out);inputrst;inputclk;output[3:0]out;reg[3:0]out;always@(posedgeclk)beginif(!rst)out=0;elsebeginout=out+1;if(out==10)out=0;endendendmodulemoduledisplay(in,out,sel);input[3:0]in;output[6:0]out;outputsel;reg[6:0]out;always@(in)begincase(in)0:out=7'b1111_110;1:out=7'b0110_000;2:out=7'b1101_101;3:out=7'b1111_001;4:out=7'b0110_011;5:out=7'b1011_011;6:out=7'b1011_111;7:out=7'b1110_000;8:out=7'b1111_111;9:out=7'b1111_011;default:out=0;endcaseendassignsel=0;//控制四个并排的四个七段数码管哪一个亮endmodule创建新的项目：[File]-[NewProject]选择器件属性创建源文件：[Project]-[NewSource]-VerilogModule输入交通灯程序代码（上图所示）设计综合：使用ISE自带的综合工具XST检查程序是否有误调试仿真波形仿真创建测试矢量波形文件：[Project]-[NewSource]-TestBenchWaveform初始化输入波形启动ModelSim进行行为仿真设计实现启动设计实现：[ImplementDesign]可以在布局规划器(Floorplanner)中查看设计布局：[Place&Route]-[View/EditPlacedDesign(Floorplanner)]下载调试将Verilog程序完成的电路配置到芯片里，并让芯片运行，观察并调试结果四：实验结果（说明实验的结果显示，最好包括波形和文字的）四、小结（对实验的心得，以及在试验中碰到的问题，你是如何解决这个问题的）娄水锋08电信本diviCounterDisplay