layout版图经验

一．版图设计感受现在，你了解了一点版图设计了，如果你再了解得更多一点的话，你就会发现你满怀热情的希望学会的版图设计，其实只是一种大人玩的七巧板而已，只是没有小孩玩的七巧板好玩，也没有那么复杂和变化多端。现在，人各有志，你想把这块七巧板玩出点花样来的话，可以，在这里有大把朋友愿意陪你一起玩；或者你想起了你到这里来的初衷，想要把你的那个电路做成集成电路，那你暂时就别玩七巧板了，想办法尽快的完成你的芯片设计吧。假如你原来用分立元件设计的电路里用到了许多标准的集成电路，有反相器，与非门、D触发器，计数器、甚至包含了一个液晶显示驱动模块等等，按理说你要设计这些单元的版图，这可不是件轻松的活，日复一日，月复一月，非把你画得痴痴傻傻，呆若木鸡不可，你原来设计一个高性能电路的满腔热情在这里没有用处，你火花般迸发的电路设计灵感对版图设计也一样没有帮助，画版图要的是拼七巧板的技巧。当你累死累活的干了三个月之后，才发现已经开始种第二季稻的农民伯伯也没有这么辛苦。由此推算，做一个版图库的工作量约等于种两季稻的工作量。做一个芯片设计师不如种田实在。不过即使让你干画版图的活你也不用害怕，电脑上高科技的最奇妙的特点在于它的劳动竟然可以重复使用，第一次做单元图库要用两个月的时间，到了第二次做图库时，你可以把第一次图库拷贝过来，修修改改，有两个星期的时间也就可以了，这就是电脑里COPY的绝妙之处。真奇怪为什么不把这种电脑科技推广到农业科技上去，要是农民伯伯也采用这些技术的话，他只要专心种好一亩田就可以了，然后跨嗒跨嗒地拷贝它个十万八千亩，于是站在一望无际金黄色田头，看着晨曦下巍巍壮观的麦浪翻滚，就很难控制住“身在田头，胸怀世界”的感觉了。幸好农民伯伯还没有还没有掌握这门技术，不然实在要叫我们这些搞芯片设计的家伙无地自容了，但我们还十应该抓紧时间，在目前芯片比种田暂时领先的优势下，做出比农民伯伯更多的贡献来。但现在情况不一样了，在这里，有现成的单元版图供你使用，这些单元版图放在一个库里，里面品种繁多，差不多包含的你可能用到的全部品种，不要以为这是什么“演示版”，这是很多芯片设计师正在使用的工作库，你现在要干的活已经不是什么版图设计，而是要干一些类似于你以前经常干的活：给双面线路板布线。有了单元图库，你就可以进行正常的设计工作，你用以前常用的方法画线路图，然后用相应的元件把它们连接起来，以前一个没有经验的电路设计师往往会按过时的教科书设计电路，结果采购员往往抱怨采购不到元件，甚至要到Intel的公司历史陈列室才能看到样品。现在的电路设计师一般都比较关心原器件的供应情况，这条经验在这里同样适用，你应该在设计之前先熟悉单元图库的情况，以免画出了线路图却没有单元可供使用。芯片设计用到的单元图库中的内容和市面上CMOS4000系列或TTL74系列的内容毕竟还是有一点差异的，比如常用的JK触发器，在单元图库就找不到，（或许以后会有热心人补上这个单元），因为在ASIC设计中，没有必要使用JK触发器，使用它后会在分析电路时造成混乱。你可以很快的适应这些差异，甚至在你通读了一遍单元图库的介绍之后就有胸有成竹的感觉了。我再次提醒你：你到这里来，是为了设计出集成电路来，而不是研究版图设计技术，如果你是初学者，你设计的版图大概不会比库里面已有的版图更好吧？所以暂时了解一点版图设计就可以了，不要深究，采用现成的单元图库加双面布线技术，尽快的完成你的集成电路吧。如果你遇到的图库里面没有的单元，也不要慌张，请到这里来，问一声，说不定会有那位老手会帮你画一个的，不过，应该是一些比较通用的单元，你别问什么16位A／D转换器、照相机的控制电路这样的单元，要是这样的话，还不如你睡大觉，让别人免费给你设计算了。说实在的，伟大而又神秘的集成电路版图设计，并不比小孩玩的七巧板复杂多少，下面的触发器的版图，差不多是版图库中最复杂的一个版图，但也就这么样了，没什么大不了的，我不认为你掌握不了它，我只是认为你暂时没有必要掌握它。别以为这是个示范的版图，这可是个真正的正在使用的版图，我把它叫做DF06A，有位设计高手为了做好类似的版图花了大概一个月的时间。我是在他的基础上画这个版图的，所以只花了大约半个月的时间，还有一些延时参数等没有计算。做好了这个版图，差不多就完成了整个标准单元库（100多个单元）的三分之一的工作量了，因为这是库中最困难的一个版图。二．ERC（电学规则检查ERC文件一般存放在./data/runsets目录下，ERC的主要功能就是查出有无器件悬空，或者短接的错误。做ERC的方法如下：(1)写gds在icfb窗口点击File-Export-Stream，即弹出StreamOut窗口（各项设置参照插图）。(2)打开runsets目录下的ERC文件，在INDISK项中输入gds文件所在目录，在PRIMARY项中输入需要检查的文件名，然后存盘退出(:wq)。点击右上方Options窗口即弹出以下子窗口(3)cmdtool窗口中键入以下命令：（注意大小写）PDRACULA/g../runsets/c32044.erc/fjxrun.com检查结果将会出现的erc文件中PRINTFILE一项中指定的输出文件，打开查看检查结果，如果有错，检查方法如下：在VirtuosoEdit窗口菜单中点击Tools-Inquery启动图形界面。继续点击此窗口中的DRC-Setup，即弹出DRCSetup窗口。在DraculaDataPath中键入./data/ercOK，即会弹出以下四个窗口：DLWReferenceWindowsViewDRCErrorRulesLayerWindow在RulesLayerWindow窗口中选择错误代号，并在版图上按f键，错误即会自动显示在版图上。如有错，改完错后将写gds以后的步骤重复一遍，直至改完所有错误。三．【LVS（LayoutVerseSchematics）版图和电路比较】从几何描述提取电路信息的方式称作电路提取或CircuitExtraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件（如晶体管或门）和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。这种比较叫LVS设计验证。电路提取除了可提供电路连接的详细情况外，还可用来计算版图面积和每个电路层上电路各个节点的参数。这些版图面积和参数可用来对有效器件的寄生电容和电阻进行准确的计算。在此之前，设计者对大多数电路寄生参数只可作一些估测，而有了这样精确的电容和电阻的提取，就可对电路作精确的模拟以保证其精确性。因此，电路提取对于现代集成电路的精确设计是一项必不可少的设计验证工具。做LVS的步骤如下：(1)写gds（参照ERC）；(2)写CDL，在icfb窗口点击File-Export-CDL,则弹出CDLOutRunForm窗口；（各项设置参照插图）(3)打开runsets目录下的ERC文件，在INDISK项中输入CDL文件所在目录，在PRIMARY项中输入需要检查的文件名，然后存盘退出(:wq)；(4)进入LVS目录，键入以下命令（注意大小写）LOGLVShtvcasecir../cdl/block.cdlconblocksumexitPDRACULA/g../runsets/c32044.lvs/fjxrun.com与ERC相同，完成后结果将会将会输出到LVS文件中指定的PRINTFILE中，检查方法如下：在VirtuosoEdit窗口菜单中点击Tools-Inquery启动图形界面。继续点击此窗口中的LVS-Setup，即弹出LVSSetup窗口。（各项设置参照插图）键入Path后点击OK，即弹出DLWViewLVSReferenceWindows三个查错窗口打开出错输出文件，下面就会出现这样一个网表：上图为LVS出错输出文件一部分，冒号左边为逻辑图上对应的节点，冒号右边为版图上对应的节点。以DISCREPANCY145为例，意思是说这二个管子不匹配，像这种错误一般比较严重，很可能是漏标线或者标错线，更有可能是某两根线短接引起的，建议先做ERC，这种错误如果查完了很可能会减少很多错误，先查这种错误可以事半功倍。以DISCREPANCY143为例，意思是说逻辑图上这个N管源、栅、漏分别对应的是k40，k66，net1126，而版图上则是?a1，k66，?55，这种错误，一般先查?55，查错方法为在ViewLVS窗口Name一栏中键入错误代号，即?55，点击Fit，错误的地方即会显示在版图上，也可在Number一栏中输入DISCREPACY的号码，即143Fit，在此项的错误会全部显示在版图上。有时错误指出的范围比较大，这种情况很可能是以下错误：（1）没有标注线名（2）连线悬空（3）连线短接如果出现这些错误，与此相连的所有器件都将报错，所以连线很重要，连线时一定要仔细。CursouPick键在版图查错时也很有用，点击此键，再点击版图上的任意节点，此节点的名称就会显示在，如某一器件的所有节点都知道了，你就能知道这个器件是否接对了。如果不能确定是版图错还是逻辑图错，那也没关系，只要在上一步骤完成后点击Selectnet/devicename:窗口中的节点名或错误代号OK，再点击Name下方的Add键，错误就会在逻辑图上同时亮出。这样，查错就方便了许多。如果LVS文件显示所有器件全部对上了，则验证工作到此结束。本文主要介绍了版图设计和验证方面的内容，包括IC版图输入，设计规则检查，电器规则检查，版图和电路交互验证。