数字系统设计期末试卷(08级)

08级“数字系统设计”期末考试试卷注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。（第1页）试题2009年~2010年第2学期课程名称：数字系统设计专业年级：2008级考生学号：考生姓名：试卷类型：A卷▋B卷□考试方式:开卷□闭卷▋………………………………………………………………………………………………………一、填空（每空1分，共15分）1.若使用触发器构成一个二十四进制的计数器，至少需要__________个触发器。2.同一个逻辑函数编号相同的最小项与最大项的关系是__________。3.RS触发器、D触发器JK触发器和T触发器中，__________有约束条件，若相应的信号为高有效，则该约束条件为__________。4.时序逻辑电路任意时刻的输出不仅与该时刻的__________有关，还与__________有关。5.VHDL语言程序可以由5部分组成，其中__________和__________是必不可少的两部分。6.为了让共阴极数码管能正常显示字符，其公共端应该接__________。(填高电平或低电平)7.对于一个普通的具有4个选择输入的译码器，其译码输出端有__________个。8.如果采用偶校验方式传输”1001011”，则附加的监督码为__________。9.基于触发器的时序逻辑电路一般用状态方程、驱动方程和输出方程来描述，对于异步时序电路，还需要增加__________方程。10.A1A2……An=1的条件是__________。11.按照计数器中各触发器的触发方式不同，可将计数器分为__________计数器和__________计数器。二、单项选择题（每小题1分，共10分）1.根据对偶规则可写出F=A+((BC)+B(A+C))的对偶式为FD=（）。A.A+(BC+B(A+C))B.A+BC+B(A+C)C.A((B+C)(B+AC))D.A((B+C)(B+AC))2.实现F=(AB)’功能的电路是（）。51ΩFBABA悬空FBAF(A)(B)(C)BAF(D)3.JK触发器的特性方程是Q*=（）。A.JQ+KQB.JQ+KQC.JQ+KQD.JQ+KQ4.由n位移位寄存器构成的环形计数器和扭环形计数器的有效状态分别是（）个。08级“数字系统设计”期末考试试卷注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。（第2页）A.n、2nB.n、nC.2n、2nD.2n、n5.8位二进制补码能够表示的十进制有符号数的范围是（）A.0255B.-128+127C.-255+255D.0+1276.触发器有多种触发方式，其中（）的抗干扰能力最强。A.电平触发B.脉冲触发C.边沿触发D.主从结构7.一个具有n个变量的逻辑函数，有（）个最小项。A.nB.2nC.2nD.3n8.设x是STD_LOGIC_VECTOR(7DOWNTO0)类型的信号，若x的当前值为“10110111”，则信号赋值语句x=’0’&x(7DOWNTO1)的作用是将x赋值为（）。A.10110110B.01011011C.00110111D.011011109.下面列出的选项中，（）不是消除竞争-冒险的方法。A.修改逻辑设计B.接入滤波电容C.引入选通脉冲D.进行时序仿真10.（）的功能是用来将一路数据分时传输到多路通道中去。A.数据分配器B.数据选择器C.编码器D.译码器三、判断改错题（判断下列命题正误，若错误，请改正过来，每小题2分，共20分）1.一个三态门的输出信号，在VHDL中可以定义其类型为STD_LOGIC，或者BIT类型。（）2.逻辑门的扇出系数是指，该逻辑门能无逻辑错误地驱动同类逻辑门的最大数目。（）3.集电极开路门(OC门)和TTL与非门都能完成“线与”的逻辑功能。（）4.三态门的输出状态有3种——高电平、低电平和高阻态。（）5.使用逻辑门时，一般不允许多余输入端悬空，对于或、或非、与或非中的或输入端，多余的输入端可以接在电源上，或与有用输入端并接。（）6.在VHDL程序中，PROCESS的说明部分不能定义信号，ARCHITECTURE的说明部分不能定义变量。（）7.时序逻辑电路在结构上可以不含有组合逻辑电路部分，但是一定要有存储元件。（）8.一个逻辑函数的最简与或式不一定唯一，但是其最小项表达式是唯一的。（）9.时序电路中两个状态等价的条件是，所有输入情况下它们对应的输出相同。（）10.奇偶校验可以检测出偶数个码元发生错误的情况。（）四、逻辑函数及化简，写出步骤（4+6＝10分）1.F(A,B,C,D)=(ABCD)+(ABC)D+(AB)CD+(AB)CD+ABCD+ABCD+ABCD+A(BCD)+ABCD2.某逻辑电路的输入ABCD是8421BCD码，当输入的数可以被3整除时，电路输出F为1，否则为0，试写出该逻辑函数的最简与或式，写出分析及化简过程。五、按要求完成下列各题，并写出分析步骤（5+6+6＝17分）08级“数字系统设计”期末考试试卷注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。（第3页）1.（5分）写出下面电路的逻辑表达式并分析该电路是否存在竞争-冒险现象？FABC2.（6分）分析下面逻辑电路完成的逻辑功能。其中输入ABCD是余3码，74283是4位二进制全加器。3.（6分）画出下图中触发器电路Q1、Q2在CP作用下的输出波形（设Q1、Q2初态为0），要求画出时钟边沿的标识线，并写出分析过程。六、设计题：根据要求设计电路，写出设计步骤（8+10+10=28分）1.（8分）用VHDL描述一个4线-2线优先编码器，写出VHDL源程序。其中，4个输入信号A0A3为高有效，A3优先级最高，之后依次降低；编码输出Y1Y0为原码形式；EO为输出标志，EO=1，表示编码输出有效，当输入A0A3均无效时，EO=0。2.（10分）试用74HC163设计一个32进制的计数器，画出电路连接图，并写出设计步骤。已知：74HC163是4位二进制计数器，LD为同步预置数控制端，低有效；CR为同步复08级“数字系统设计”期末考试试卷注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。（第4页）位控制端，低有效；P=T=1时允许对CLK脉冲的上升沿进行计数。3.（10分）试用一个8选1的数据选择器及反相器设计一个逻辑电路，完成下面的功能(A、B为数据输入端)。画出逻辑电路图，并写出设计过程。S1S0F00AB01A+B10A⊙B11AB